Intelが2026年9月時点で累計100万枚を超えるウェハを高NA EUV露光装置で処理し、先端ロジック向けの量産出荷を開始しました。高NA EUV（開口数0.55）は、回路の解像度を従来の13nmから8nmへと大幅に向上させ、次世代半導体の製造工程を劇的に効率化するコア技術です。装置価格の高騰やマスク規格の刷新といった課題を抱えながらも、Intelの先行投資、SamsungのDRAM採用、TSMCのコスト重視アプローチという明確な戦略的分岐が生じています。
開口数0.55の光学系と6×12インチ大判マスクの技術構造
高NA（High-NA）EUVリソグラフィは、波長13.5nmの極端紫外線を用いながら、投影レンズの開口数（NA: Numerical Aperture）を従来の0.33から0.55へと引き上げた最先端の露光技術です。光学的な解像度は「$k_1 \times (\lambda / \text{NA})$」で決定されるため、波長（$\lambda$）を変えずにNAを拡大することで、最小線幅をシングル露光で微細化できます。
[従来の低NA (NA=0.33)]
極端紫外線 (13.5nm) ──> 対称縮小光学系 (4倍縮小) ──> 標準6インチマスク ──> フル露光領域 (26×33mm)
[次世代の高NA (NA=0.55)]
極端紫外線 (13.5nm) ──> アナモルフィック光学系 (縦4倍/横8倍) ──> 露光領域が半減 (ハーフフィールド)
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【過渡期アプローチ (Intel等)】 【標準化アプローチ (TSMC/ASML)】
・現行6インチマスク使用 ・6×12インチ大判マスク導入
・チップ分割とスティッチング(つなぎ露光) ・大面積チップの一括シングル露光
アナモルフィック光学系が引き起こすハーフフィールド問題
NAを0.55に高めると、ウェハへ入射する光の角度が極めて急峻になります。従来の4倍縮小マスクのままでは、マスクパターンの立体構造によって隣接パターンに影が落ちる「3Dマスク効果（遮蔽効果）」が深刻化します。
この物理的限界を回避するため、ASMLと独Zeissは縦方向を4倍、横方向を8倍に縮小する「アナモルフィック光学系」を採用しました。この非対称縮小に伴い、露光できる領域の面積は従来の半分（ハーフフィールド: 26mm×16.5mm）に縮小します。
大型のAI向けプロセッサを製造する場合、1つのチップが露光領域を越えてしまうため、回路パターンを分割してつなぎ合わせる「スティッチング技術」が必要不可欠となります。
6×12インチ大判マスクへの移行メカニズム
スティッチングは高度な重ね合わせ精度を要求し、露光スループットを低下させる要因となります。そこでTSMCやASMLが中心となって進めているのが、フォトマスク自体の寸法を従来の標準規格である6×6インチから「6×12インチ」へと倍増させる規格改定です。
大判マスクを使用すれば、横方向の縮小率が8倍であってもウェハ上に従来のフルフィールド（26mm×33mm）と同等のパターンを1回で露光可能となります。露光装置の生産性は最大で約40%向上すると見込まれます。
ただし、この移行にはマスクブランクスの製造、電子線描画機、欠陥検査装置、ペリクル、自動搬送ポッド（SMIF/FOUP）に及ぶエコシステム全体の刷新が伴います。
従来技術（低NA EUV）と高NA EUVの仕様比較
従来のNA=0.33（低NA）装置とNA=0.55（高NA）装置の主要スペックおよび技術的違いは以下の通りです。
| 項目 | 低NA EUV（NXEプラットフォーム） | 高NA EUV（EXEプラットフォーム） |
|---|---|---|
| 光学系開口数（NA） | 0.33 | 0.55 |
| 光学縮小倍率 | 縦横4倍（等方） | 縦4倍、横8倍（アナモルフィック） |
| シングル露光解像度 | 約13nm | 約8nm |
| 最大露光領域 | 26mm × 33mm（フルフィールド） | 26mm × 16.5mm（ハーフフィールド） |
| 主なマスク規格 | 6インチ角（0.25インチ厚） | 6インチ角（過渡期）/ 6×12インチ |
| パターニング手法 | 2nm以下でマルチ露光必須 | 2nm〜1.4nmでシングル露光可能 |
参考記事: チップレット設計とは？SoC限界を突破する技術的必然性と導入の投資分岐点を徹底解説
マルチパターニングの限界と各社が下した戦略の必然性
微細化が2nm世代以降に突入する過程で、従来のNA=0.33露光装置では回路パターンが解像限界を迎えました。露光を複数回繰り返す「マルチパターニング（LELEやSADP/SAQP）」を駆使することで微細ピッチを形成してきたものの、工程数の爆発的な増加が製造原価を圧迫しています。
[低NAによるマルチパターニング]
成膜 ──> 露光1 ──> 現像 ──> エッチング ──> 成膜 ──> 露光2 ──> 現像 ──> エッチング (工程数増・重ね合わせ誤差累積)
[高NAによるシングルパターニング]
成膜 ───────────────> 高NA単一露光 ───────────────> 現像 ──> エッチング (工程数削減・マスク枚数半減)
高NA EUVによるシングルパターニングへの回帰は、工程数削減とマスク枚数の半減をもたらします。複数の露光位置を正確に合わせる「オーバーレイ（重ね合わせ）エラー」のリスクも根本から低減できます。
しかし、従来のNA=0.33露光装置より高価な装置コストが参入障壁となり、半導体メーカー3社で戦略の分岐が起きています。
Intel：量産学習曲線の獲得とファウンドリ再建の賭け
Intelは他社に先駆け、米オレゴン州ヒルズボロのFab D1X（Mod 3）へASMLの商用高NA EUV研究機「TWINSCAN EXE:5000」および量産仕様の「EXE:5200B」を順次導入しました。
2026年9月時点で、Intelは全世界で処理された高NAウェハ約135万枚のうち、実に100万枚以上を自社で処理した実績を公表しました。同社は「Intel 18A」プロセスを採用した「Core Ultraシリーズ3（開発コード名：Panther Lake）」のクリティカルレイヤに高NA技術を適用し、顧客出荷を始めています。
マスクインフラの完成を待たず、現行の6インチマスクとスティッチング用PDK（プロセス・デザイン・キット）を整備して先行運用に踏み切った背景には、TSMCに対して製造技術の主導権を奪還し、Intel Foundryの信頼性を一挙に確立する狙いがあります。
Samsung：DRAMの積層限界を破るメモリファースト戦略
Samsung Electronicsは、高NA EUVを先端ロジックよりも先にDRAMの量産ラインへ持ち込む計画を打ち出しました。2028年までの実用化を標榜しており、実現すればメモリ分野における業界初の高NA導入事例となります。
DRAMは微細化が10nm台前半（1b、1c、1dノード）へ進むにつれ、規則的なセルアレイと不規則な周辺回路を極狭ピッチで共存させる課題に直面しています。マルチパターニングの回数増加は工程歩留まりを極端に悪化させます。
AI需要で急伸する高帯域幅メモリ（HBM）のコアダイ性能を引き上げるためにも、高NAによる微細化は不可欠です。SamsungはDRAM量産で培った高NA運用ノウハウを、将来的に自社の受託製造（ファウンドリ）ロジックラインへ水平展開する2段構えの構図を描いています。
TSMC：総所有コスト（TCO）の極限最適化と業界標準の構築
ファウンダリ世界最大手であるTSMCは、高NA EUVの量産導入を2030年へと設定し、極めて慎重なアプローチを取っています。2020年代後半の最先端ノード（A16やA14世代）においても、現行の低NA EUVを用いたマルチパターニングを極限まで改良して乗り切る構えです。
高NA装置の減価償却費、スループット、レジスト欠陥率などを総合した「総所有コスト（TCO: Total Cost of Ownership）」が、低NAマルチパターニングのコストを下回る交差点を見極めています。
TSMCは単独での技術突入を避け、2031年にパイロットラインを立ち上げ、2033年に6×12インチ大判マスクと高NAを本格量産導入する共同イニシアチブをASMLと共に組織しました。装置、材料、EDAベンダーを巻き込み、業界標準のエコシステムを築き上げた上で量産移行する王者の戦略と言えます。
半導体エコシステムへの波及効果と製造シナリオの変革
高NA EUVの導入は、単なる露光装置の世代交代に留まらず、半導体製造サプライチェーン全体に劇的な地殻変動をもたらしています。
AIインフラ・HBM・超微細ロジックのBefore/After
高NA導入によって、AI向けアクセラレータや高密度メモリの設計・製造シナリオは大きく刷新されます。
| 対象領域 | 従来の製造プロセス（低NA EUVベース） | 高NA EUV導入後の製造プロセス |
|---|---|---|
| 最先端AIプロセッサ（2nm/1.4nm） | クリティカルレイヤで2重・3重露光を実施。工程期間の長期化と歩留まり低下が課題。 | 単一露光で微細配線を一括形成。歩留まりが安定し、設計から出荷までの期間を短縮。 |
| 次世代DRAM / HBM | 周辺回路の配線密度が限界に達し、ダイ面積の縮小や積層時の発熱処理が困難。 | シングル露光でセル・回路を高密度化。ダイを小型化し、HBMの積層段数を拡大可能。 |
| マスク・回路設計フロー | 6インチフルフィールドを前提に、大型ダイを1枚のマスクで一括露光。 | 過渡期は分割スティッチング設計、2030年代以降は大判12インチマスクへ移行。 |
材料・周辺装置サプライチェーンへの波及
露光光が微細化すると焦点深度（DoF）が極めて浅くなるため、レジスト（感光材）の膜厚を従来よりも大幅に薄く（20〜30nm以下へ）塗布する必要があります。薄膜化してもエッチングに耐えられる「金属酸化物レジスト（MOR: Metal Oxide Resist）」や、高感度な新型光酸発生剤の開発が急ピッチで進んでいます。東京応化工業やJSRといった日本の素材メーカーがこの領域で技術革新を牽引しています。
マスク欠陥を許容しないペリクル材料（カーボンナノチューブ等）の開発や、大判マスクをハンドリングする搬送自動化機器の刷新など、周辺装置・部素材市場にも巨大な設備更新需要が生じています。
参考記事: 先端パッケージング（CoWoS）入門｜AI半導体の覇権を握る技術的本質と次世代シナリオ
2030年へのロードマップとハイパーNA後退の真意
高NA EUVが産業全体の共通インフラとして定着するまでには、いくつかの重大なハードルを解消しなければなりません。
残された技術的障壁：光源電力と偏光問題
露光装置のスループット（毎時ウェハ処理枚数）を向上させるには、EUV光源の出力向上が欠かせません。現行のレーザー生成プラズマ（LPP）光源は膨大な電力を消費し、エネルギー変換効率が低いため、グリーンファブ運用上の大きなボトルネックとなっています。固体レーザーや自由電子レーザー（FEL）を用いた次世代光源の研究が進められています。
光学系の高NA化に伴い、光の入射角に起因する偏光の影響が顕在化し、ウェハ面上でのイメージコントラストが低下する光学物理的な問題も解決が求められています。
ハイパーNA（NA=0.75）の後退とプラットフォームの長期固定化
ASMLがかつて2028年以降の次々世代技術として提唱していた「ハイパーNA（Hyper-NA: NA=0.75超）」構想は、2026年9月公表の公式ロードマップにおいて直近の製品投入計画から外れ、基礎研究段階へと後退しました。
開口数を0.75まで拡大した場合、アナモルフィック光学系の縮小倍率をさらに高める必要があり、露光領域の極端な狭小化や光学素子の巨大化、天文学的な開発コストが発生します。
TSMC主導による「2033年大判マスク＋高NA」のロードマップが定まったことで、半導体業界は新たな露光波長や超高NA装置の開発を急ぐのではなく、高NA露光技術と先端パッケージング技術を組み合わせた製造プラットフォームを長期運用する方針へと舵を切りました。
各社の導入タイムライン（2024〜2030年代）
3社およびASMLのロードマップを時系列で整理すると、以下のマイルストーンに集約されます。
2024年 ── Intelが米オレゴン州Fab D1Xに商用高NA(EXE:5000)を初導入
2026年 ── Intelが累計100万枚処理達成・Panther Lake量産出荷を開始
2028年 ── Samsungが世界初のDRAM量産への高NA EUV適用を計画
2030年 ── TSMCが先端プロセス(A14以降)の量産ラインに高NA EUVを導入
2031年 ── ASML/TSMC主導で6×12インチ大判マスクのパイロットライン構築
2033年 ── 6×12インチ大判マスクを用いた高NA露光システムの先端量産稼働
2030年代〜 ── ハイパーNAの投入時期・仕様を判断（研究開発は継続）
参考記事: 3Dスタッキング入門｜次世代半導体を牽引する後工程の仕組みと将来予測
高NA EUV競争の本質と実務者が取るべきアクション
高NA EUV露光装置をめぐる主導権争いは、単に「装置を早く導入した企業が勝つ」という単純なスピード勝負ではありません。現行エコシステムを割り切って使い倒し、量産ノウハウを蓄積するIntelの速度重視アプローチと、サプライチェーン全体の経済合理性を整えてから一挙にスケールさせるTSMCのプラットフォーム戦略の対比です。
Samsungがメモリ微細化の起死回生策としてDRAMへ高NAを組み込む動きも加わり、先端ロジックから先端メモリへと微細化の主戦場は拡大しています。
半導体産業に関わる実務者や投資家が今後注視すべきアクションは以下の3点です。
- ファウンドリ顧客の採用動向を見極める
Intel 18A以降の高NA採用製品が、歩留まりとチップ単価の観点で大手ファブレス顧客（NVIDIA、Apple、Qualcomm等）にどこまで支持されるかを追跡する。
- サプライチェーンの規格転換需要を先回りする
2031〜2033年の6×12インチ大判マスク移行に伴う描画機、ブランクス、検査装置、搬送システムの特需と、国内素材メーカー（レジスト、MOR材料）のシェア推移を評価する。
- 後工程（先端パッケージング）との投資バランスを評価する
露光装置単体によるスケーリングが限界を迎える中、CoWoSなどのチップレット集積技術と高NA前工程投資のトレードオフを俯瞰した事業戦略を構築する。
参考記事: AI半導体の演算効率を10倍に高める技術とは？3D積層・光電融合の実用化ロードマップと鍵となる技術
出典: マイナビニュース TECH+
出典: ASML Press Release (2026-07-15)
出典: Intel Foundry & ASML Joint Release (2026-09-08)
出典: TSMC Newsroom (2026-09-08)
出典: Samsung Electronics & ASML Release (2026-09-08)
出典: Tom’s Hardware
