チップレット設計とは？

半導体の製造限界を示す「レチクル限界（約858mm²）」への到達、そして最先端3nmプロセスウェハの1枚あたり製造コストが2万ドル（約300万円）を突破した事実は、従来の単一ダイSoC（System on Chip）による微細化スケーリングが物理的・経済的破綻を迎えたことを裏付けています。この限界を克服する手段として、機能ごとに分割した微小な半導体ダイを結合する「チップレット（ヘテロジニアス・インテグレーション）」への移行が加速しています。

チップレットが「ポスト・ムーア」の救世主となる技術的・経済的必然性

設計アプローチ	総ダイ面積 (mm²)	個々のダイ面積 (mm²)	推定歩留まり (%)	300mmウェハからの良品ダイ（KGD）数	相対製造コスト比（SoCを100とする）
単一巨大SoC	800	800 × 1個	44.9%	31個	100
チップレット構成	800	100 × 8個	90.5%	575個（必要な機能ユニット71組分）	68（※パッケージングコスト含む）

単一のダイとして巨大なシステムを実装するSoCアプローチと、それを小さな機能単位に分割して統合するチップレットアプローチの経済的格差は、ダイ面積の増大とともに指数関数的に広がります。この現象の背景にある物理的および経済的なメカニズムを以下に詳しく解説します。

単一ダイ（SoC）の微細化限界とダイサイズ巨大化による「歩留まり」悪化の数式モデル

半導体産業を牽引してきたムーアの法則は、現在の3nm以下の最先端プロセスにおいて限界に達しつつあります。極端紫外線（EUV）露光技術の多重パターン化や新材料導入に伴う前工程コストの爆発的な高騰により、「微細化すればするほど1トランジスタあたりのコストが下がる」というスケーリング則が崩壊しているためです。この限界を突破する技術が、システムを機能ごとに分割した微小なダイ（チップレット）を1つのパッケージ上で統合するヘテロジニアス・インテグレーションです。

従来のSoC設計が直面している最大の物理的障壁は、ダイサイズ巨大化に伴う歩留まり（イールド）の急激な低下です。ダイの歩留まり $Y$ は、最も一般的なポアソン分布モデルにおいて、以下の数式で定義されます。

$Y = e^{-D \cdot A}$

ここで、$D$ は単位面積あたりの致命的欠陥密度（defects/cm²）、$A$ はダイの面積（cm²）です。ウェハ製造プロセスにおけるクリーンルームの管理レベルが向上しても、欠陥密度 $D$ をゼロにすることは物理的に不可能です。仮に欠陥密度 $D$ を $0.1 \text{ defects/cm}^2$ （$0.001 \text{ defects/mm}^2$）と定数仮定した場合、レチクル限界に近い面積 $800\text{mm}^2$ の単一巨大SoCの歩留まりは以下のように算出されます。

$Y = e^{-0.1 \times 8.0} \approx 44.9\%$

この場合、ウェハから切り出されるダイの半分以上（55.1%）が、塵やパターニングエラーによる欠陥を含み廃棄処分となります。これは、組み立て前に個々のダイが良品であることを100%保証する KGD (Known Good Die) の確保が極めて困難であることを意味します。

一方で、同一の回路規模（$800\text{mm}^2$）を $100\text{mm}^2$ のチップレット8個に分割して製造する場合、各チップレットの歩留まりは以下のように改善します。

$Y = e^{-0.1 \times 1.0} \approx 90.5\%$

面積が小さいダイは、ウェハ上の局所的な欠陥に遭遇する確率が物理的に低いため、歩留まりが9割を超えます。欠陥を含む無駄なシリコンエリアが最小化されるため、ウェハ1枚あたりから得られる良品ダイ（KGD）の総数は跳ね上がります。これが、チップレット設計が前工程の製造コストを劇的に引き下げる理論的根拠です。

開発期間とIP再利用性におけるSoCとチップレットの設計手法の転換

単一SoC設計のもう一つの限界は、すべての回路ブロックを同一のプロセスノードで製造しなければならない制約にあります。しかし、CPUやGPUなどの演算ロジック回路が微細化によって性能・電力効率ともに大きな恩恵を受けるのに対し、外部インターフェース（PCIe、DDR、HBM等）のアナログ回路やI/O領域は、物理的なノイズ耐性や電圧仕様の制約から、プロセスを微細化しても回路面積がほとんど縮小（スケーリング）しません。すなわち、高価な最先端プロセス（例：TSMC 3nm）のウェハ領域を、微細化の恩恵を受けないI/O回路に割くことになり、極めて不経済な設計となります。

チップレット設計への移行は、この非効率を解消し、半導体設計・開発のワークフローに以下の利点をもたらします。

• 機能に最適化した異種プロセスの混載： 演算を行うコンピュート・ダイには最先端の3nmプロセスを採用し、メモリコントローラーや高速I/Oを担うダイには、枯れていて製造コストが1/3以下である6nmや12nmといった実績のある成熟プロセスを採用して1パッケージに統合できます。
• IP（知的財産）の再利用性向上とTAT（開発期間）の短縮： SoC設計では、プロセス世代（テクノロジーノード）を移行するたびに、すべてのアナログIPやインターフェース物理層（PHY）を新プロセスの複雑なデザインルールに合わせて再設計・再検証する必要があり、数億ドルに上るマスク開発費と数年の歳月を要していました。チップレット設計では、すでに動作検証済みのI/Oダイ（KGD）をそのまま流用し、演算コアのみを最新プロセスで設計し直すことで、開発リスクと期間を最小化できます。
• 標準化規格によるエコシステム： これまで独自のクローズドなインターフェースで接続されていたチップレットは、業界標準規格である UCIe (Universal Chiplet Interconnect Express) の登場により、異なるファウンドリや異なるプロセスノードで製造された他社製IP同士を容易に相互接続できるようになりました。

実際に、米AMD社はサーバー向けCPU「EPYC」において、CPUコアを最先端プロセスで小分けに製造し、I/O部を1世代古いプロセスで製造して統合する2.5D/3Dパッケージング技術を採用しています。AMDが公表したコスト分析データによると、1つの巨大なダイとして製造する場合と比較して、マルチダイ（チップレット）構成を採用したことで、製品全体のシリコン製造コストを約41%削減した実績があります。チップレット設計は、物理限界を回避しつつ、限られた投資で最大の演算密度を得るための、不可避な経済的・技術的最適解です。

2.5D/3Dパッケージングによるヘテロジニアス・インテグレーション（異種集積）の物理構造

ムーアの法則の鈍化によるSoCのスケーリング限界を突破する手法として、ヘテロジニアス・インテグレーション（異種集積）が主流となっています。この設計手法では、機能ごとに最適化された複数のダイ（KGD）を1つのパッケージ内で高速・低遅延に接続する必要があります。性能を左右する最大の要因は、ダイ同士を物理的・電気的に結合する2.5D/3Dパッケージング技術の選択です。

2.5D実装（シリコンインターポーザ・ブリッジ）と3D実装（TSV・ハイブリッドボンディング）のトレードオフ

2.5Dパッケージングと3Dパッケージングは、ダイの配置方向および接続インターフェースの物理構造において明確に異なります。2.5D実装では、ダイを水平に並べ、その下部に配置した「シリコンインターポーザ」（TSMCのCoWoS-Sなど）や、ダイの境界部分にのみ局所的に配置する「シリコンブリッジ」（IntelのEMIBなど）を介して配線を行います。一方、3D実装では、ダイを垂直に積層し、シリコン貫通電極（TSV）や、マイクロバンプすら排除して銅（Cu）の電極同士を直接分子結合させる「ダイレクト・ハイブリッドボンディング」（TSMCのSoICなど）を用いて接続します。

評価項目	2.5D実装（シリコンインターポーザ）	2.5D実装（シリコンブリッジ：EMIB等）	3D実装（TSV / マイクロバンプ）	3D実装（ハイブリッドボンディング）
接続ピッチ（バンプピッチ）	30〜40 μm	35〜45 μm	10〜20 μm	1 μm 以下
接続密度（個/mm²）	約 600〜1,100	約 500〜800	約 2,500〜10,000	1,000,000 以上
信号伝送遅延（単一伝送路）	約 1.0〜2.0 ps	約 1.2〜2.5 ps	約 0.2〜0.5 ps	0.05 ps 以下
エネルギー消費効率（pJ/bit）	0.5〜1.0 pJ/bit	0.6〜1.2 pJ/bit	0.1〜0.3 pJ/bit	0.05 pJ/bit 以下
インターフェース規格例	HBM, UCIe (Advanced Package)	UCIe (Advanced Package)	HBM3/3e 積層部	UCIe, 独自3Dインターフェース

2.5D実装は、成熟したマイクロバンプ技術を使用するため製造実績が豊富である一方、水平方向の配線長に起因する配線抵抗（R）と寄生容量（C）の増大（RC遅延）が避けられません。これに対し、3Dハイブリッドボンディングは、バンプを排除して銅（Cu）電極同士を直接分子結合することで接合部の寄生容量を約10分の1に削減し、超高密度かつ極小の寄生容量による電気特性の改善を実現します。TSMCの「TSMC-SoIC」における実証データでは、従来の3D TSV（マイクロバンプあり）に比べてエネルギー効率が最大で約85%向上することが示されています。

異種プロセスノード（例：3nmロジックと6nm I/O）の統合がもたらす電力・性能最適化

ヘテロジニアス・インテグレーションの最大の経済的・技術的メリットは、単一の巨大なSoCを最新の極微細化プロセス（例：TSMC 3nm）で製造するのではなく、機能ごとに最適なプロセスノードで製造された複数のチップレットを組み合わせる点にあります。ロジック演算コア、SRAM、アナログ/IO回路では、物理的なスケーリング（微細化による面積縮小）の恩恵を受ける度合いが異なるためです。

例えば、PCI Express（PCIe）コントローラやメモリインターフェース（DDR5/HBM）などのI/O回路は、高電圧のノイズ耐性や静電気放電（ESD）保護素子を搭載する必要があるため、ゲート酸化膜を薄くできず、最先端プロセス（3nmや5nm）を採用してもダイ面積がほとんど縮小しません。実例として、AMDのサーバー向けCPU「EPYC 9004シリーズ（Genoa）」では、演算を実行するCPUコア（CCD）に最先端のTSMC 5nmプロセスを採用する一方、I/Oおよびメモリ制御を担う中央のシステムコントローラ（cIOD）には、コスト対面積効率の高いTSMC 6nmプロセスを採用しています。

この異種プロセスノードの統合は、ダイの製造コスト削減に留まらず、電力と性能の最適化に直接寄与します。

• ダイ面積と歩留まりの最適化： 3nmノードのウェハ処理コストは、7nmノードの約2倍に達します。I/O領域やアナログ回路を旧世代（6nm/7nmなど）に留めることで、高価な3nmノードの使用面積を純粋なロジック演算回路のみに限定し、全体の製造コストを最大で30%〜40%削減できます。
• 配線効率の最大化： 分割されたダイ同士の接続には、業界標準規格であるUCIe（Universal Chiplet Interconnect Express）が用いられます。UCIeを介した2.5D/3D接続は、基板上の一般的な電気配線と比較して、ビット当たりの消費電力を10分の1以下に抑制しながら、2.5D実装時で最大4.0 TB/s/mm（エッジバンド幅密度）という極めて高いスループットを維持します。

高集積化されたSRAMの混載も同様です。AMDの「3D V-Cache」技術を適用した製品では、5nm of CPUダイの上に、TSMC 6nmで製造されたL3キャッシュ専用ダイ（SRAM）を3Dハイブリッドボンディング技術を用いて垂直積層しています。これにより、微細化の恩恵が薄いSRAM領域を高価な5nmノードで製造する無駄を省きつつ、ダイ間の配線長を極限まで短縮することで、2TB/sを超える超高帯域かつ低遅延なL3キャッシュアクセス環境を実用化しています。

実用化・量産化を阻む「KGD（Known Good Die）」と熱・テスト工程の技術ボトルネック

複数の異なるプロセスノードで製造されたダイを1つのパッケージに統合するヘテロジニアス・インテグレーションでは、製造および検査工程における累積歩留まり（イールド）の低下と、3D積層に伴う熱密度の急上昇が実用化の障壁となります。パッケージング前に個々のダイが「100%の良品」であることを保証する「KGD（Known Good Die）」を確保しなければ、後段のパッケージング工程における不良品巻き込みコストが跳ね上がります。

最終パッケージの歩留まり（$Y_{package}$）は、個々のダイの良品率（$Y_{die}$）と、パッケージに搭載するダイの個数（$N$）を用いて以下のように定義されます。

$Y_{package} = (Y_{die})^N$

個々のダイの良品率 ($Y_{die}$)	集積するダイ数 ($N$)	最終パッケージの推定歩留まり ($Y_{package}$)
99.0%	4個	約 96.1%
99.0%	8個	約 92.2%
95.0%	4個	約 81.5%
95.0%	8個	約 66.3%

この累積歩留まりのシミュレーション結果が示す通り、わずか数パーセントのダイ良品率の低下が、最終パッケージの壊滅的な歩留まり悪化を招きます。良品率95%のダイを8個用いる構成では、完成品の3割以上が廃棄処分となり、基板や他の高価なKGDを含めた製造コスト全体の損失へと直結します。AMDのEPYCプロセッサのように、多数のCPUダイ（CCD）とI/Oダイを混載するアーキテクチャでは、この累積歩留まりの低下が直接的に製造マージンを圧迫します。そのため、ウエハ段階でのスクリーニングを強化し、パッケージ封入前の段階で不良を特定するフローが採用されます。

不良ダイ混入を防ぐ「KGD確保」のためのウエハレベルテストとプローブ困難性

従来のSoCパッケージであれば、パッケージング後にファイナルテスト（最終出荷検査）を行うことで、不良品を排除することが可能でした。しかし、ヘテロジニアス・インテグレーションにおいては、パッケージング後に不良が発覚した場合の金銭的損失が極めて大きいため、ダイシング前のウエハ状態で100%に近い不良検出を行うウエハレベルテストを導入します。ここで技術的な壁となるのが、2.5D/3Dパッケージングに不可欠な微細接続端子（マイクロバンプやTSV）に対する物理的検査の難しさです。

端子のピッチが従来の100μm以上から、現在の最先端パッケージング技術で採用される40μm以下、さらには10μm以下へと微細化する中で、従来のプローブカードの物理的なピン（針）を接触させて電気信号を送る方法は、物理的限界を迎えています。ピンの接触圧によるバンプの変形や損傷、接触抵抗のバラつきによる測定エラーが多発するためです。この検査工程のボトルネックを打破するために、以下の3つのステップによる技術アプローチが実用化されています。

• ステップ1：テスト容易化設計（DFT）および自己テスト（BIST）のチップ内実装
  UCIe等のインターフェース規格に準拠した設計において、ダイの内部に自己診断回路（Built-In Self-Test: BIST）やループバックテスト回路をあらかじめ組み込みます。これにより、外部からの物理的な高密度プローブに頼らず、最小限のコンタクト端子経由で内部回路の健全性を網羅的に診断可能にします。
• ステップ2：MEMS技術を応用した超微細プローブカードの採用
  米FormFactor社などが提供する、半導体製造プロセス技術（MEMS）を応用して製造された微細なカンチレバー型・垂直型スプリングプローブを採用します。数万本規模のマイクロバンプに対して、均一かつ極小の接触力（数ミリニュートン以下）でコンタクトを可能にすることで、バンプ破損を防ぎながら高精度な過渡電流テスト（IDDQ）を実現します。
• ステップ3：バンプ形成前テストと不良トラッキング（MES連携）の高度化
  マイクロバンプを形成する前のフラットなパッド段階で一次テストを行い、不良ダイを早期特定します。得られた測定データは製造実行システム（MES）にリアルタイムでフィードバックされ、後続のパッケージング工程で不良ダイの自動スキップ（Known Bad Dieの排除）を行うプロセス連携を徹底します。

高密度積層が引き起こす熱シミュレーションの複雑化と放熱設計の最適解

3D積層技術は、シリコンを貫通する電極（TSV）を用いてダイ同士を垂直に結合することで配線遅延を極限まで低減しますが、この構造は物理的な「熱の閉じ込め」を引き起こします。特に、発熱密度の高い高性能ロジックダイ（CPU/GPU）の上にメモリ（HBMなど）を積層する場合、中間層のダイが発した熱が逃げ場を失い、システム全体の温度が許容動作温度（Tj max）を超えることで、サーマルスロットリングが頻発する原因となります。

例えば、TSVを多用する3D積層メモリでは、ロジック部に比べてメモリセル部の熱耐性が低く（通常85℃〜95℃以下に維持する必要がある）、熱勾配がシステム全体の動作クロックを規定する最大のボトルネックとなります。この熱複雑性を克服し、熱暴走を防ぐための放熱設計最適化アプローチは、以下のステップで進められます。

• ステップ1：マルチフィジックス熱・電気・応力連携シミュレーションの実施
  Ansysなどの解析プラットフォームを用い、ダイ、マイクロバンプ、シリコンインターポーザ、TIM（熱伝導材料）を含む3次元構造体を等価熱回路網（RCネットワーク）としてモデル化します。特に過渡的な負荷変動に伴う局所的ホットスポットの温度上昇を10マイクロ秒単位で予測し、レイアウト設計段階で発熱源（高クロック回路ブロックやUCIe物理層）を分散配置します。
• ステップ2：高熱伝導TIMおよびシリコン薄化技術の適用
  ダイ同士の接着面やパッケージ外殻との接触面に、熱伝導率が30W/m・K以上に達するインジウム系固体合金や液状金属、カーボンナノチューブ配向TIMを採用します。同時に、積層するダイの厚みを50μm以下まで薄化し、熱伝導パスとなるTSV（サーマルバイア）を熱源の直上に集中配置して垂直方向の排熱効率を最大化します。
• ステップ3：ハードウェア直結の動的熱管理（DTM）アルゴリズムの実装
  積層ダイ内部に配置した数十個のオンダイ熱センサーからの出力をミリ秒周期で監視し、特定のダイや領域が制限温度に達する前に、そのブロックの動作電圧と周波数を最適化するDVFS（Dynamic Voltage and Frequency Scaling）をファームウェアおよびOS層で実行します。これにより、サーマルスロットリングによる急激な性能低下を最小限に抑制します。

オープン化を加速する標準規格「UCIe」の最新仕様と主要プレイヤーの社会実装ロードマップ

異なるベンダーが製造したダイ（チップレット）同士を接続するためのインターフェース仕様を統一し、開発コストと期間を抑えるために設立された標準化団体が「UCIe（Universal Chiplet Interconnect Express）」です。これにより、サードパーティ製のIPを柔軟に組み合わせるオープンエコシステムへの移行が進んでいます。

「UCIe」プロトコルレイヤーの構造とPCIe/CXLとの相互運用性

UCIeは、ダイ間の物理的な接続からプロトコル伝送までを定義したオープンな業界標準規格です。UCIeのプロトコルスタックは以下の3つのレイヤーで構成されており、既存のソフトウェア資産を保護しながら高速・低遅延なダイ間接続を実現します。

レイヤー名	主な役割・機能	PCIe/CXLとの相互運用性
プロトコル層 (Protocol Layer)	アプリケーションデータの実装。ダイ間の論理接続を処理する。	PCIeやCXLのプロトコルをネイティブでサポートし、カプセル化して伝送する。既存のドライバーソフトを無改造でそのまま利用可能。
ダイ・ツー・ダイ・アダプタ層 (D2D Adapter Layer)	プロトコル層からのデータをまとめ、リンク管理やエラー制御（CRC、リトライ処理）を行う。	複数プロトコルの調停に対応し、同一物理リンク上でPCIeとCXLを混在させた通信の制御を行う。
物理層 (Physical Layer)	電気信号の送受信、クロック転送、および物理レーンの配置を定義する。	標準パッケージ（2D）および先進パッケージ（2.5D/3D）の両方に対応し、1レーンあたり最大32Gbpsの帯域幅を低消費電力で提供する。

この3層構造により、UCIeはシステムバス規格と100%のソフトウェア互換性を保ちながら機能します。たとえば、CXL 3.0で動作するホストコントローラーIPとメモリバッファダイを同一パッケージ内に混載する場合、OS側からは従来のPCIeスロットに挿入された物理デバイスと同様に認識されます。周辺回路（I/Oやメモリコントローラー）の個別最適化設計が不要となり、IPコアを再利用する際のテスト容易性が大幅に向上します。

AMD、Intel、およびNEDO国家プロジェクトに見る実用化ロードマップ

チップレットの社会実装は、すでに主要半導体ベンダーの主力製品において実用段階に入っており、国家プロジェクトとも連動しながらエコシステムが急拡大しています。

AMDは、Zen 2マイクロアーキテクチャを採用した「Ryzen 3000」シリーズや「EPYC 7002」シリーズ以降、CPUダイ（CCD）とI/Oダイ（cIOD）を分離するチップレット構造を採用しています。独自インターフェースである「Infinity Fabric」を用いて、異なるプロセスノード（例：7nmのCCDと12nm of cIOD）の統合を実現し、単一SoC構成と比較して製造コストを大幅に抑制しました。同社は今後、自社のInfinity FabricをUCIe標準に段階的に準拠させ、外部ファウンドリが製造した特定アクセラレータなどのダイと自社CPUを統合するロードマップを掲げています。

Intelは、2.5Dパッケージング技術「EMIB」と、3D積層技術「Foveros」を商用化の主軸に据えています。2023年にリリースされたクライアント向けプロセッサ「Core Ultra（開発コード：Meteor Lake）」では、Intel 4プロセスで製造されたComputeタイル（CPU）に加え、TSMCの5nmで製造されたGraphicsタイル、6nmで製造されたSoCタイルおよびI/Oタイルを、Foveros技術によってベースダイ上に高密度に垂直積層しました。Intelはファウンドリ事業（IFS）において、他社設計のダイ（KGD）を先端パッケージング技術を用いて1つのパッケージに統合するサービスを展開しており、その接続規格のデファクトスタンダードとしてUCIeの統合を進めています。

国内においては、半導体産業の活性化施策として、経済産業省およびNEDO（新エネルギー・産業技術総合開発機構）が主導する国家プロジェクトが動いています。「ポスト5G情報通信システム基盤強化研究開発事業」を中核とし、2nm世代以降の最先端チップレット技術およびパッケージング技術の開発ロードマップが策定されています。

• 2020年度〜2024年度：チップレット集積プラットフォームの基礎研究開発（NEDO）
  産業技術総合研究所（AIST）や超先端電子技術開発機構（PETRA）が中心となり、ダイ間を数十ミクロンピッチで超高密度接続するインターコネクト技術および光チップレットの実証フェーズを進めました。
• 2022年度〜2027年度：最先端パッケージング技術とUCIe実装拠点の確立（Rapidus・NEDO）
  北海道千歳市に建設中の「IIM（Innovative Integration for Manufacture）」において、2nm世代のロジック半導体前工程と連動した「シャトルサービス」を計画。Rapidusは、国内パッケージ関連素材メーカー（東京応化工業、イビデンなど）や装置メーカー（ディスコなど）と連携し、UCIeを標準インターフェースとした2.5D/3Dパッケージング一貫生産ラインの構築と実証（2025年の試作ライン稼働、2027年の量産開始）をターゲットに開発を進めています。
• 2024年度〜2028年度：車載用チップレットの標準化とSoC開発（ASRA）
  「技術研究組合最先端SoC技術開発機構（ASRA）」が設立され、トヨタ自動車、日産自動車、本田技研工業などの自動車メーカーや、ルネサス エレクトロニクス、デンソー、ソニーセミコンダクタソリューションズが参画。車載信頼性基準（AEC-Q100など）を満たしながら、UCIeを採用した車載用チップレットSoCを2028年までに開発し、2030年以降の量産車への搭載を目指す具体的なロードマップが稼働しています。

チップレット採用に向けた自社の「開発・投資リスク」評価・実践判断シート

SoC継続開発かチップレット移行かを分ける「生産ボリュームと開発費」の分岐点分析

TSMCのN3E（3nmクラス）やN2（2nmクラス）といった最先端プロセスにおける初期マスク開発費（NREコスト）は高騰しています。半導体市場調査会社IBSの試算データによると、3nmプロセスのデザインコストは5億ドル（約750億円）を超え、そのうちマスク作成費用（NRE）だけでも約5,000万ドル（約75億円）に達します。この巨額の初期投資を回収できるかどうかが、設計手法選択における最大の分岐点となります。

開発方針の分岐点を評価する際、基準となるのは「生涯生産ボリューム」と「初期投資額（NRE）」のトレードオフです。具体的なシナリオとして、年間10万台を出荷するデータセンター向け推論アクセラレータの開発を想定します。これをすべて単一のSoCとして最先端3nmプロセスで製造する場合、初期投資（NRE）だけで製品1個あたり500ドルものコスト負担が発生し、事業としての採算ラインが極めて厳しくなります。

一方、I/OやSRAMなど微細化の恩恵が薄いアナログ回路部分を12nmや16nmのレガシーノードに分離し、演算コア（3nm）のみを2.5D/3Dパッケージング技術（TSMCのCoWoSなど）を用いて統合するヘテロジニアス・インテグレーションを採用した場合、初期開発費を約30%〜40%削減できます。意思決定の基準となる総コスト（Total Cost）の比較式は以下の通りです。

• SoC継続時の総コスト： NREコスト（SoC） ＋ ［ダイ製造単価 × 生産ボリューム］
• チップレット移行時の総コスト： NREコスト（チップレット） ＋ ［（自社設計コア単価 ＋ 外部KGD調達単価） × 生産ボリューム］ ＋ ［2.5D/3Dパッケージング委託費用 × 生産ボリューム］

出荷ボリュームが年間「数十万個から数百万個」の中規模レンジの場合、初期マスク開発費の圧縮による恩恵がパッケージングコストの上昇分を上回り、チップレットへの移行が経済的合理性を持ちます。一方、年間1億台を超えるスマートフォン向けアプリケーションプロセッサのように、学習曲線による歩留まり改善効果が極めて高く、ダイサイズを極限まで小さく抑えたい場合は、依然としてSoC（単一ダイ）による継続開発が合理的です。

自社の製品ポートフォリオにおけるチップレット適合性を判定する評価チェックリスト

自社製品においてSoC設計を継続すべきか、チップレット（異種集積）へ移行すべきかを実務的に判定するための評価シートです。技術要件、コスト、テスト、調達リスクの観点から自社のプロジェクトをマッピングし、次のアクション（Next Action）を明確にします。

判定基準	SoC継続（推奨条件）	チップレット移行（推奨条件）	Next Action（自社での意思決定プロセス）
性能要求	メモリレイテンシが極限まで求められ、ダイ内インターコネクト（数ナノ秒以下）で接続する必要がある。	高帯域メモリ（HBM3など）との超並列接続や、アナログ/デジタル回路をヘテロジニアス・インテグレーションで混載したい。	システム帯域幅とレイテンシの許容限界をシミュレーションし、ダイ間インターコネクトの仕様が要求を満たすか検証する。
生産規模とコスト	生涯生産量が1,000万個を大きく超え、パッケージング工程の追加費用（インターポーザやバンプ接続等）がスケールメリットを上回る。	生産量が年間5万〜50万個程度であり、微細化ダイの面積を縮小して「KGD (Known Good Die)」による歩留まり向上効果を高めたい。	TSMCのCoWoS等のパッケージ費用と、ダイサイズ縮小による歩留まり（ウェハあたり良品数）改善効果を試算・比較する。
予算（初期費用）	5nm以下の最先端ノードにおける、5,000万ドル規模のマスク開発費（NRE）を一括で支払うだけの投資体力がある。	初期マスク費用を抑制したい。また、インターフェース部に「UCIe」準拠のIPを活用することで、自社の設計工程自体を省力化したい。	UCIeなどの標準規格IPのライセンス費用と、自社で物理層（PHY）を設計・マスク製造する場合のNREコストを比較検討する。
テスト環境	ウェハテストおよびファイナルテストの環境を、既存の自動テスト装置（ATE）から変更したくない。	複数のダイを実装する前に、個々のダイが良品であることを証明する「KGD (Known Good Die)」のテストフローを構築できる。	OSAT（パッケージング・テスト専門企業）と共同で、KGD選別の検査カバレッジおよびテスト容易化設計（DFT）の分担を定義する。
調達・供給網リスク	単一のファウンドリ、単一のパッケージ工程でサプライチェーンを完結し、製造不具合の責任分界点を明確にしたい。	複数の異なるファウンドリで製造されたダイや、他社製メモリ部材を組み合わせて調達・管理するサプライチェーンを構築・維持できる。	各社から調達するチップレットの納期、物理的なインターフェース（UCIe等）の互換性、パッケージ委託先における歩留まり保証を検証する。

よくある質問（FAQ）