チップレット設計

AIの急速な進化と膨大なデータ処理需要が世界中を席巻する現在、半導体産業は「ムーアの法則」の物理的・経済的限界というかつてない壁に直面しています。トランジスタの微細化だけで性能向上を牽引してきた時代は終焉に近づいており、単一の巨大なシリコンダイに全機能を詰め込む従来の設計手法は、莫大な製造コストと歩留まりの悪化により破綻しつつあります。

このパラダイムシフトの荒波を乗り越え、次世代のコンピューティング基盤を支える最大の切り札として脚光を浴びているのが「チップレット（Chiplet）」技術です。チップレットとは、巨大なシステムを機能要素ごとの小さなダイに分割して製造し、最先端のパッケージング技術を用いてそれらを一つのパッケージ内で再構成するアーキテクチャです。

本記事では、チップレット設計の基礎構造から、2.5D/3Dパッケージングによる立体実装の極意、オープン標準規格「UCIe」がもたらすサプライチェーンの再定義、そして2030年を見据えた技術予測や市場・投資シナリオまでを網羅的に解説します。単なる製造アプローチの変更にとどまらない、半導体エコシステム全体の根底を覆すイノベーションの全貌を明らかにします。

チップレットとは？ ムーアの法則の限界を打ち破る次世代設計の全貌

SoCとチップレットの構造比較：微細化から「集積化」へのパラダイムシフト

従来のモノリシックSoC（System on Chip）設計は、ロジック演算からメモリインターフェース、アナログ回路に至るまで、すべての機能を同一のプロセスノードで製造された単一のシリコン上に集積してきました。しかし、最先端ノード（3nmや2nm世代）においては、露光装置が一度に焼き付けられる最大面積の限界値である「レチクルリミット」（約800平方ミリメートル）に到達するような巨大チップが要求されるようになっています。このような限界規模のダイサイズでは、ウェーハ上に存在する微小なパーティクル（塵）や結晶欠陥が一つでもコア領域に重なれば、数千ドルに相当するチップ全体が不良品として破棄される致命的なリスクを抱えています。

これに対し、チップレット・アーキテクチャは、巨大なシステムを機能単位（例えばCPUコア、GPUコア、I/Oコントローラ、SRAMキャッシュなど）に分割した小規模ダイとして個別に製造します。分割された各ダイは面積が小さくなるため、歩留まり（良品率）が飛躍的に向上します。そして、それらを高密度な基板上で再構成し、論理的には一つの巨大なシステムとして機能させるのです。このパラダイムシフトは、チップの進化の軸足を「前工程での二次元的な微細化」から、「後工程での三次元的な集積化」へと大きく移すことを意味します。

比較項目	従来のモノリシックSoC	チップレット・アーキテクチャ
アーキテクチャ構造	全ての機能を単一の巨大なシリコンダイに平面集積	機能単位（コア、I/O、メモリ等）に分割した小規模ダイをパッケージ上で立体・高密度結合
プロセスノードの適用	ダイ全体を同一のプロセスノード（例：3nm）で製造。全体最適化が困難。	機能ごとに最適なプロセス（3nm、7nm、12nmなど）を混載可能。コストと性能の最適化。
歩留まりと欠陥リスク	ダイの肥大化により、微小な欠陥一つでチップ全体が不良品となるリスクが極めて高い。	ダイサイズが小さいため歩留まりが高く、不良チップのみを廃棄・交換可能。
開発手法と拡張性	新世代ごとに数十億ドル規模のフルスクラッチ再設計と長期の検証が必要。	既存の検証済みチップレットの再利用（モジュール化）により柔軟かつ迅速に拡張可能。

ヘテロジニアス・インテグレーション（異種統合）がもたらす設計の自由度

チップレットの真のイノベーションは、単なる歩留まり向上によるコスト削減のみならず、ヘテロジニアス・インテグレーション（異種統合）による圧倒的な設計自由度の獲得にあります。すべての回路を同一プロセスで製造しなければならない物理的制約から解放されることで、企業は「適材適所のノード選択」が可能になり、研究開発費と製造コストを根本から見直すことができます。

例えば、最新のAIプロセッサやデータセンター向けCPUを開発する際、最高の演算性能と電力効率が求められるニューラル・プロセッシング・ユニット（NPU）や演算コアには、最先端の3nmプロセスを惜しみなく投入します。一方で、プロセスの微細化による面積縮小の恩恵が薄く、むしろリーク電流の増大や設計難易度の上昇を招くアナログ回路やI/Oコントローラ（PCIeインターフェースなど）には、開発費が安価で歩留まりの安定した12nmや7nmの成熟プロセスを採用します。さらに、HBM（広帯域メモリ）などを近接配置することで、システムのボトルネックとなる「メモリウォール（データ転送時の遅延）」を解消し、システム全体としての総合パフォーマンスを最大化できるのです。

競合・代替技術との比較：モノリシックSoCの進化とWSI（ウェーハスケール・インテグレーション）

チップレットが業界の主流となりつつある一方で、異なるアプローチでコンピューティングの限界突破を図る技術も存在します。その筆頭が、Cerebras Systemsなどに代表される「WSI（Wafer-Scale Integration）」です。WSIは、300mmウェーハを分割せずに丸ごと一枚の巨大なチップとして機能させるという、いわば極限のモノリシック設計です。チップレットがパッケージ基板上での通信を前提とするのに対し、WSIはシリコンウェーハ上での直接通信を行うため、帯域幅とレイテンシ（遅延）においてチップレットを圧倒的に凌駕する絶対的な性能を発揮します。

しかし、WSIには冗長回路による自己修復機構が必須であり、稼働時の熱密度を処理するための冷却システムも極めて特殊で高価なものとなります。汎用性、マルチベンダーによる製造エコシステム、そしてコンシューマ機器からエッジAIまでのスケーラビリティという観点において、WSIは特定のスーパーコンピュータや超ハイエンドAIインフラ向けのニッチなソリューションにとどまる可能性が高いとされています。対してチップレットは、あらゆるスケールに適用可能な「標準化されたエコシステム」を構築できる点で、次世代のメインストリームとしての地位を確固たるものにしています。

チップレットがもたらす革新的なメリット（コスト・開発効率）

大型チップの歩留まり向上と製造コストの最適化のメカニズム

最先端プロセス（3nm世代）における300mmウェーハの製造コストは、今や1枚あたり2万ドルから3万ドルを超える水準に達しています。この天文学的なコスト環境下において、いかに多くの「良品ダイ」をウェーハから取得するかが、半導体ビジネスの利益率を決定づけます。

半導体製造における欠陥分布は、一般的にポアソン分布モデルやネガティブ・ビノミアル・モデルなどの数理モデルで近似されます。これらのモデルが示す残酷な現実は、「ダイ面積が大きくなるほど、ウェーハ上のランダムなパーティクル（塵）や結晶欠陥に当たる確率が指数関数的に上昇する」という事実です。例えば、レチクルリミットに近い800mm²の巨大なダイを製造した場合、歩留まりが30%に満たないケースも珍しくありません。これは、製造したチップの7割以上を廃棄していることを意味します。

しかし、この800mm²の設計を、例えば200mm²の「チップレット」4つに分割したと仮定しましょう。面積が4分の1になることで各ダイが欠陥を踏む確率は激減し、良品率は80%〜90%台へと劇的に改善します。不良が発生した場合でも、その小さなチップレット（全体の1/4の面積）のみを廃棄すればよく、無傷のダイはそのまま救済されます。業界の試算によれば、この分割アプローチにより、シリコンダイ自体のトータル製造コストを40%〜60%以上削減できるポテンシャルを秘めています。

適材適所のプロセス活用と開発サイクルの劇的短縮

チップレット設計がもたらすもう一つの革新は、開発サイクルの劇的な短縮（Time-to-Marketの加速）です。フルスクラッチで最先端のSoCを開発する場合、回路設計、物理レイアウト、テープアウトから初期サンプルの検証に至るまで、数億ドル規模の開発費と2〜3年のリードタイムを要します。

チップレットのアプローチでは、過去のプロジェクトで既に設計・検証済みの回路ブロック（IP）を、物理的なダイの形で「レゴブロック」のように再利用することが可能になります。例えば、企業は自社の強みである次世代のAIコアチップレットのみを新規に設計・製造し、標準的なメモリコントローラやUSB・PCIeインターフェースのチップレットは、サードパーティベンダーから市場調達して組み合わせるだけで済みます。このアジリティの向上は、生成AIのように数ヶ月単位でトレンドが激変する市場において、企業の競争優位性や株価バリュエーションに直結する決定的なファクターとなります。

ビジネスの現場で直面する「技術的な落とし穴」と歩留まりの罠

圧倒的なメリットが強調される一方で、チップレット設計は決して万能の魔法ではありません。実用化の最前線においては、プロダクトマネージャーやエンジニアが直面する特有の「技術的な落とし穴」が存在します。

第一の落とし穴は「面積と電力のオーバーヘッド」です。チップを物理的に分割するということは、ダイとダイをパッケージ内で通信させるためのインターフェース回路（D2D: Die-to-Die PHY回路）を各ダイの端部に新たに配置しなければならないことを意味します。これにより、元のモノリシック設計と比べてシリコン全体の総面積は10%〜20%増加し、データの送受信に伴う消費電力も上乗せされます。

第二の落とし穴は「パッケージングコストの罠」です。シリコンダイの歩留まり向上によるコスト削減効果が、シリコンインターポーザなどの高価な2.5D/3Dパッケージング基板のコストと実装費用を上回らなければ、ROI（投資利益率）はマイナスに転じてしまいます。したがって、チップレット設計は、スマートフォン向けの小規模・低コストなチップには現時点では不向きであり、巨大なダイサイズを要求されるハイエンドGPUやサーバー向けプロセッサにおいてのみ、その真価と圧倒的なコスト優位性を発揮する構造となっています。

2.5D/3Dパッケージング技術と製造プロセスの最前線

シリコンインターポーザとTSV（シリコン貫通電極）による立体実装の極意

分割されたチップレット同士を超広帯域かつ低遅延で通信させるためには、従来の有機プリント基板では配線密度が決定的に不足します。この物理的ボトルネックを突破するコア技術が、シリコンインターポーザ（中継基板）を用いた2.5Dパッケージング、およびダイ同士を垂直積層する3Dパッケージング技術です。

2.5D実装の代表格であるTSMCの「CoWoS（Chip-on-Wafer-on-Substrate）」では、ロジックチップレットとHBMを同一のシリコンインターポーザ上に水平配置します。インターポーザ内部には半導体製造プロセスを用いて超高密度の再配線層（RDL）が形成されており、さらに基板を貫通する微細な縦穴であるTSV（シリコン貫通電極）によって下部の有機パッケージ基板へと電気的に接続されます。これにより、ダイ間を数万本の並列配線で結び、テラバイト級のデータ転送帯域を実現します。

一方、3D実装においてはダイの上に別のダイを直接垂直に積層します。現在、実用化の最前線にあるのが「ハイブリッド・ボンディング（Cu-Cu直接接合）」と呼ばれる技術です。これは、従来のマイクロバンプ（はんだ）を一切使用せず、平滑化された銅の電極同士を分子間力を用いて直接結合させる手法です。接続ピッチを10μm以下へと劇的に微細化し、1平方ミリメートルあたり数万個のI/O接続を実現することで、寄生容量と消費電力を極限まで低減させます。

KGD（Known Good Die）の確保とテスト工程における物理的限界

高度なパッケージング技術が確立されても、量産における最大の障壁として立ちはだかるのがKGD（Known Good Die：良品保証されたベアダイ）の確保です。チップレット設計では、複数のダイを一つの高価なモジュールに集積します。もし組み込んだ10個のチップレットのうち、たった1つでも不良品が混入していれば、正常な残り9個のダイや高価なシリコンインターポーザを含め、モジュール全体を廃棄しなければなりません。

テスト現場では現在、以下の圧倒的な物理的ハードルに直面しています。

• プロービングの物理的限界: バンプピッチが数十μm以下に微細化すると、物理的なプローブ針（探針）をダイの電極に直接接触させてテストすること自体が極めて困難になります。針の接触による物理的ダメージ（プローブマーク）が、後工程の接合不良を引き起こすリスクも懸念されています。
• フルスピードテストの困難さ: 高速・高密度なチップレットに対し、パッケージング前のウェーハレベルで実際の動作周波数（フルスピード）でのテストを実施することは、給電能力やプローブカードのノイズ耐性の面で限界に達しています。
• テスト回路のオーバーヘッド: 外部からの物理的アクセスが難しいため、ダイ内部にBIST（Built-In Self-Test：自己診断回路）や冗長回路を余分に組み込む必要がありますが、これはシリコン面積の増加（コスト増）とのトレードオフとなります。

実装現場における熱応力の制御と次世代材料（ガラス基板）の台頭

3Dパッケージングにおける最大の敵は「熱」と「応力」です。複数のダイを極小の空間に密集させる垂直積層では、トランジスタから発生する熱の逃げ場が失われ、局所的なホットスポットが形成される「熱密度（Thermal Density）問題」が顕在化します。また、シリコンダイ、シリコンインターポーザ、有機基板ではそれぞれ熱膨張係数（CTE）が異なるため、リフロー炉での加熱や実際の稼働時の温度変化によってパッケージ全体が反り返る「Warpage（反り）問題」が発生し、接合部の断線を引き起こします。

この熱応力のジレンマを根本から解決する次世代材料として、現在業界全体が熱視線を送っているのが「ガラスコア基板（Glass Core Substrate）」です。Intelが先行して研究開発を進め、後を追うように各素材メーカーが参入しているこの技術は、従来の有機コア材料の代わりに特殊なガラスを用います。ガラスは極めて高い平坦性と剛性を持つため反りを防止できるうえ、電気絶縁性が高く高周波特性に優れているため、次世代の超高速信号伝送において信号の劣化（ロス）を最小限に抑えることができます。ガラス基板の量産化確立は、2020年代後半のチップレット実装における最も重要な技術的マイルストーンとされています。

標準化規格「UCIe」の進捗と主要メーカーの開発動向

規格統一を推進する「UCIe」が構築するオープンなエコシステム

ダイ間の広帯域かつ低遅延な接続はチップレット設計の要ですが、Intel、AMD、TSMCなどの各社が独自のインターフェース技術を囲い込んでいる状態では、業界全体でのエコシステム拡大は望めません。この壁を破壊し、真のオープンな異種統合を実現するための鍵となるのが、ダイ間インターフェースの業界標準規格「UCIe（Universal Chiplet Interconnect Express）」です。

2022年に設立されたUCIeコンソーシアムは、サーバー市場で実績のあるPCIeやCXLといった既存のプロトコルを基盤としつつ、ダイ間通信に特化した超低電力・高帯域密度の仕様を策定しました。現在ではリビジョン1.1以降へと進化し、より高度な2.5D/3Dパッケージング技術のサポートや、自動車向けの高信頼性要件（UCIe-A）への対応を強化しています。

UCIeがもたらす最大のインパクトは、サプライチェーンの非中央集権化です。単一のファウンドリに縛られず、「TSMCで製造されたロジックダイ」と「Samsungで製造されたメモリコントローラ」を、レゴブロックのように市場から調達して組み合わせる自由なエコシステムが誕生します。

Intel・AMDの実装事例から読み解く最先端の技術トレンド

メガベンダーは既に、独自技術を駆使してチップレット設計を商用プロダクトの最前線に投入しています。

AMDは、「Ryzen」および「EPYC」シリーズにおいて、演算コア（CCD）とI/Oダイ（IOD）を分離するアーキテクチャをいち早く採用し、Intelに対する劇的なコスト競争力の優位性を確立しました。さらに最新のAIデータセンター向けアクセラレータ「Instinct MI300X」では、CPUダイ、GPUダイ、HBMを複雑に3D積層し、究極のヘテロジニアス・インテグレーションを実現して市場の勢力図を塗り替えようとしています。

一方のIntelは、HPC向けの「Ponte Vecchio」において、実に47個もの異なるチップレットを自社のパッケージング技術（EMIBおよびFoveros）を用いて3D積層するという離れ業を成し遂げました。さらに同社は、自社ファウンドリ事業（IFS）の再建においてUCIeを中核に据え、顧客が持ち込んだARMやRISC-VベースのKGDと、自社のx86コアをシームレスにパッケージングするオープンな受託製造サービスへとビジネスモデルを大きく転換させています。

サプライチェーンにおける責任分界点のジレンマと法的課題

UCIeによる技術的な標準化が進む一方で、実務上の巨大なハードルとなっているのが「サプライチェーンにおける責任分界点のジレンマ」です。

従来、単一のファウンドリが設計図の受領から最終製品のテストまでを一貫して請け負うモデルでは、不良品の責任所在は極めて明確でした。しかし、オープンなマルチベンダーのチップレット・エコシステムでは、複数の企業が個別に製造したKGDを、さらに別のOSAT（組み立て・テスト受託会社）が集めて高度なパッケージングを行います。もし、高価なパッケージングを終えた最終テストの段階でモジュールが動作しなかった場合、誰がその巨額の損失を負担するのでしょうか。

不良の原因が、提供されたKGDの潜在的な欠陥（ダイの歩留まりの問題）なのか、それともOSATによるハイブリッド・ボンディング工程での微細な接合不良（パッケージングのミス）なのかを事後的に切り分けることは、技術的に極めて困難です。この品質保証のグレーゾーンを解消し、法的責任の所在を明確にするビジネスルールの確立と、テストデータをセキュアに共有するトラストフレームワークの構築こそが、オープンなチップレット市場が本格的にスケールするための最後のピースと言えます。

国家戦略とサプライチェーン変革：チップレットの投資と2030年シナリオ

付加価値は「後工程」へ：パッケージング市場の覇権争いと将来予測

チップレット技術の台頭により、半導体産業における付加価値の源泉は、微細化を追求する「前工程」から、高度な実装技術を駆使する「後工程」へと急激にシフトしています。これまで後工程はOSATの専壇場と見なされていましたが、現在ではTSMCやIntelに代表されるメガファウンドリ自らが最先端パッケージング技術の開発を主導し、前工程から後工程までを垂直統合する動きを強めています。ファウンドリとOSATの境界線は消失しつつあり、この新たな覇権争いが次世代の半導体市場の勢力図を決定づけます。

投資家目線で極めて重要なのは、KGDを確実に選別するための最先端テスト装置や、微細ピッチを実現する次世代基板（ガラス基板など）、および高放熱材料・封止材を提供するサプライヤー群の企業価値が急騰している点です。後工程に関連する装置・材料エコシステムは、今後10年で最も成長率の高い投資セクターとなることが確実視されています。

NEDOなど日本の国家プロジェクトと産官学連携が描く未来図

高度なパッケージング技術は、単なる一企業の競争力にとどまらず、国家の「経済安全保障」を担保する上でのチョークポイント（急所）となっています。特に日本は、前工程のロジック製造でのシェア低下を取り戻すべく、圧倒的な世界シェアを誇る半導体材料・製造装置（後工程分野）の強みを最大限に活かした独自の国家戦略を展開しています。

NEDO（新エネルギー・産業技術総合開発機構）が主導する国家プロジェクトでは、国内の有力素材メーカー、装置メーカー、基板メーカーが結集した「JOINT2（次世代半導体パッケージング技術研究組合）」などの産官学連携が躍進しています。味の素ファインテクノのABF（味の素ビルドアップフィルム）に代表される絶縁材料や、レゾナック、ディスコなどの微細加工・接合技術を持つ日本企業群は、チップレットの社会実装において代替不可能なポジションを確立しています。これにより、次世代のヘテロジニアス・インテグレーションに不可欠なコア技術を国内で完結できる強靭なサプライチェーンが構築されつつあります。

2026〜2030年の予測シナリオ：光電融合と完全なるチップレット・エコシステムの完成

今後のチップレット市場の成長曲線を予測する上で、2026年から2030年にかけての技術ロードマップは極めてエキサイティングです。

2026年頃には、UCIe規格の洗練とハイブリッド・ボンディングの量産化が結実し、異なるメーカー間での「KGDの自由な取引市場」が立ち上がると予測されます。これにより、中小のファブレス企業や新興のAIスタートアップであっても、市場から最適な機能のチップレットを買い集め、独自のカスタムAIアクセラレータをわずか数ヶ月・低予算で市場投入できるようになります。これは半導体ハードウェア開発における「民主化」の第二波を引き起こします。

さらに2030年に向けて、最大のブレイクスルーとなるのが「光電融合技術」のチップレット化、すなわちCPO（Co-Packaged Optics）の本格導入です。膨大なデータを処理するAIサーバーにおいて、電気信号によるデータ転送は帯域幅と発熱の面で物理的限界に達しつつあります。そこで、シリコンフォトニクス（光通信デバイス）をチップレットとして演算コアの直近にパッケージングし、ダイ間の通信やサーバー間の通信を「光」で直接行う技術が実用化されます。これにより、データセンターの消費電力は劇的に削減され、生成AIが求める天文学的な演算要求に応える持続可能なインフラが完成します。

テクノロジービジネスのリーダーや投資家は、チップレットを単なる「ムーアの法則の延命策」という狭い視座で捉えるべきではありません。チップレットは、材料化学、微細加工技術、高速通信プロトコル、そして高度なテストアルゴリズムが複雑に絡み合う、全く新しい付加価値の集合体です。この「モア・ザン・ムーア」の覇権を握るエコシステムを見極めることこそが、来るべきAI主導のグローバル経済において絶対的な競争優位を確立する鍵となるでしょう。

よくある質問（FAQ）