シリコン量子コンピューターの実用化はいつ？日立・インテルのロードマップと技術的課題

これまでは超伝導方式が量子計算機開発を主導し、極低温下で膨大な同軸ケーブルを配線する物理的構造の限界が数十万ビット規模への高集積化を阻んでいた。しかし、日立製作所が米インテルおよび産業技術総合研究所（産総研）と組み、既存の半導体CMOSプロセスを流用できるシリコン量子ドット（電子スピン）方式で誤り訂正機能の実装に本格参戦したことで、メガスケールな量子コンピューターの製造を既存ファウンドリの延長線上で達成する道筋が提示された。

技術的特異点：なぜ「シリコン方式」がメガスケール化の大本命なのか

量子コンピューター開発の主戦場は、物理実験の延長にある「特殊な試験機」の段階を終え、半導体産業の製造プロセスを応用する「高集積・量産化」の段階へと移行しつつある。

先行してきた超伝導方式は、量子ゲート動作の高速性（ナノ秒単位）を武器に開発が先行してきた。しかし、希釈冷凍機内に設置する物理量子ビット1個ごとに同軸ケーブルを接続する構造が災いし、数万量子ビット以上へと拡張する際に構造的なスペース不足と熱侵入の限界に直面する。いわゆる「ワイヤリング問題」である。

これに対し、日立・インテル・産総研の「シリコン連合」が採用するシリコン量子ドット方式（電子スピン方式）は、既存の半導体製造技術との親和性が極めて高い。本プロジェクトは、NEDO（新エネルギー・産業技術総合開発機構）の「ポスト5G情報通信システム基盤強化研究開発事業」として採択されており、2029年3月までの事業期間において量産技術の実証を進める計画だ。

シリコン量子ドット方式の原理とアーキテクチャ上の優位性

シリコン量子ドット方式は、シリコン基板上に作成した微細な構造（量子ドット）の中に電子を閉じ込め、その「電子スピン」の向き（上向き・下向き）を量子ビットの「0」と「1」に対応させて計算を行う。

本方式がFTQC（Fault-Tolerant Quantum Computing：誤り耐性型量子計算）の実現に向けて強力とされる理由は、主に以下の3点に集約される。

1. ナノメートルオーダーの極小素子サイズ
   超伝導量子ビットの素子サイズが数十〜数百マイクロメートルであるのに対し、シリコン量子ドットは数十ナノメートルと1000分の1以下のサイズで形成できる。これにより、1枚のシリコンチップ上に数百万個の量子ビットを高密度に2次元配置することが物理的に可能となる。

2. 先端CMOSプロセスとPDKの完全流用
   インテルの最先端半導体製造プロセス（Intel 18A等）やプロセスデザインキット（PDK）を直接活用できる。既存の最先端ファウンドリインフラを用いて製造可能であるため、インテルの製造ラインで量産化を図ることができる。

3. 同位体制御による長コヒーレンス時間
   シリコン内に自然発生する磁気ノイズの原因となるシリコン29（29Si）を取り除き、核スピンを持たないシリコン28（28Si）の同位体濃縮シリコンを用いることで、電子スピンの量子状態（重ね合わせ状態）が維持される時間（コヒーレンス時間）を飛躍的に延伸させている。

詳細な動作原理や背景概念については、量子コンピュータとは？仕組みからビジネス活用・2030年実用化シナリオまで徹底解説を参照されたい。

量子誤り訂正（QEC）主導権争いとロードマップ比較

量子コンピューター開発の評価軸は、単なる「物理量子ビット数」の多さから、ノイズを検知して修復する「量子誤り訂正（QEC）」を実装した「論理量子ビット（Logical Qubit）」の集積度へと完全にシフトした。実用的な産業計算（分子シミュレーションや暗号解読など）を実行するには、最終的に数十万〜100万規模の物理量子ビットの集積が必須と定義されている。

日立らは2020年にJST（科学技術振興機構）のムーンショット型研究開発事業に採択されて以来、シリコン方式の要素技術を蓄積してきた。今回の連携ロードマップでは、2028年度に100量子ビット、2030年度に1,000量子ビットの試作機開発を目指すが、最大のポイントはいずれも「誤り訂正機能の実装」を前提としている点にある。

以下の表は、シリコン連合と主要な競合陣営（超伝導方式）の技術仕様およびロードマップの比較である。

富士通は2024年8月に大阪大学との共同研究成果である高効率計算構成「STARアーキテクチャ」を発表しており、超伝導方式で2030年度に1万物理量子ビット超のシステムから250論理量子ビットの動作達成を目指している。また、先行する超伝導量子ビットの基礎と最新動向｜CTO・投資家が知るべき産業インパクトと将来予測でも分析されているように、配線の集積密度限界をいかに回避するかが超伝導陣営の最重要課題となっている。

一方で日立・インテル連合は、物理量子ビット数では初期数値こそ控えめに見えるものの、誤り耐性を備えた初期FTQCプロセッサ（Early-FTQC）をシリコン基板上で確実に稼働させる戦略をとる。これにより、10万〜100万物理量子ビットへのスケールアウト段階で既存ファウンドリの量産速度を活用し、一気に先行陣営を逆転する狙いがある。

量子誤り訂正とは？基本概念から最新のハードウェア動向・2030年への戦略を解説にある通り、表面符号をはじめとする誤り訂正技術を物理実装するためには、単に素子を並べるだけでなく高精度な制御・読み出し回路の一体化が不可欠である。

次なる課題：ミリケルビン環境における制御エレクトロニクスのボトルネック

シリコン方式が半導体プロセスの製造設備を流用できるとしても、物理的なボトルネックが全て解消されたわけではない。メガスケール化に向けて、現在以下に示す3つの明確な技術的・構造的課題が浮き彫りとなっている。

1. クライオCMOS制御ICの発熱と冷却能力の拮抗

シリコン電子スピン量子ビットは、熱ノイズを抑えるために極低温環境（一般的に約1ケルビン以下、場合によっては数ミリケルビン）で動作させる必要がある。

しかし、ナノメートルサイズの量子ドットに近接して電子信号を送るための制御IC（クライオCMOS）を希釈冷凍機内に設置すると、制御IC自体の消費電力による発熱が発生する。ミリケルビン帯における冷凍機の冷却能力はミリワットオーダーと非常に小さいため、制御回路の発熱が冷却能力を上回ると量子ビットのコヒーレンスが消失する。制御回路を高密度に集積しつつ、発熱を極小化する超低消費電力クライオCMOSの設計が最重要課題となっている。

2. 隣接スピン間相互作用の精密クロストーク制御

シリコン量子ドットで2量子ビットゲート動作を行う場合、隣接する量子ドット間の電子同士を近接させ、交換相互作用を利用する。ドット間の距離は数十ナノメートルレベルと極めて小さいため、目的の量子ドットだけに電界や磁場を印加しようとしても、隣接するビットへ漏れ電場が及ぶ「クロストーク（信号干渉）」が問題となる。

1,000ビット、10万ビットと高密度に配置された場合、数十ナノメートル間隔で並ぶ全スピンの干渉を個別に補正・制御する複雑なキャリブレーションアルゴリズムと、高精度の電界ゲート制御が要求される。

3. 論理量子ビット構築に伴う歩留まり（Yield）の壁

誤り耐性を持つ1つの「論理量子ビット」を構成するためには、物理的なノイズ率に応じて100個から1万個の「物理量子ビット」を冗長化して束ねる必要がある。

もし製造されたシリコンチップ上の物理量子ビットにほんのわずかな欠陥やバラつき（閾値電圧のズレなど）が存在すれば、誤り訂正コード全体が機能しなくなる。最先端の18Aなどの微細プロセスを用いて数百万個の均一な量子ドットを構造欠陥なしで作製し、高い歩留まりを達成できるかどうかが、研究室レベルの実験から実用量産機への最大の壁となる。

すでに、特定の課題解決に特化した計算論理として量子優位性とは？量子超越性・ユーティリティとの違いと2030年までの導入ロードマップの実証が行われているが、汎用的なFTQCを実現するためには、これらハードウェア領域の歩留まり・制御問題を突破することが不可欠となる。

今後の注目ポイント：技術責任者・事業責任者が注視すべき3つの定量的指標

シリコン量子コンピューターの動向を追う技術責任者や投資家は、発表されるニュース文言に惑わされることなく、以下のハードウェア評価指標（KPI）の進捗状況を追う必要がある。

1. 2量子ビットゲート精度（ fidelity ）の「99.9%」超え達成度

誤り訂正コード（表面符号など）が正しく機能するための論理的限界値（耐性閾値）は、2量子ビットゲート精度においておよそ99%以上、実用的には99.9%（10のマイナス3乗の低エラー率）が求められる。

日立・インテル連合が2028年度の100量子ビット試作機に向け、1量子ビットだけでなく「2量子ビットゲート動作」において全素子平均で99.9%以上の精度を安定して叩き出せるかが最初のGo/No-Go判定の指標となる。

2. 1ミリワット（mW）の熱放散枠内で制御可能な物理量子ビット数

希釈冷凍機の極低温ステージ（100mK〜1K帯）において、1mWの許容熱放散バジェット内で何個の物理量子ビットを個別制御できるかという「制御電力効率指標」が極めて重要となる。

クライオCMOSの回路設計において、1ビットあたりの制御電力がマイクロワット（μW）以下に低減され、3D積層・同一パッケージングされた状態で極低温冷却を維持できるかどうかが、1,000ビットから数万ビットへの拡張可能性を直接左右する。

3. 同位体シリコン28（28Si）基板の結晶欠陥密度とファウンドリでのウェハ歩留まり

インテルの300mmウェハ製造ラインにおいて、濃縮シリコン28を用いた基板上の量子ドット作成時の歩留まり（デバイス動作率）が何%に達するかという数値である。

既存の先端半導体製造ラインを流用する上で、量子ドットのサイズ分散や閾値電圧の不均一性が許容範囲内に収まり、ウェハ単位での均一性が確保されているかどうかが、実用機量産の時期を直接決定づける。

結論

日立製作所、インテル、産総研による連携は、量子コンピューターの開発を「特殊な物理実験装置の試作」から「先進半導体製造プロセスの拡張」へと移行させたことを意味している。

超伝導方式が物理的なワイヤリングと素子サイズの限界に直面しつつある中、CMOSプロセスを流用できるシリコン量子ドット方式は、100万物理量子ビット規模（FTQC）に向けた拡張性において技術的・経済的な優位性を持つ。2028年度の100量子ビット、2030年度の1,000量子ビットという誤り訂正実装ロードマップが達成されれば、産業構造の主導権は「ハードウェアの物理方式争い」から、「論理量子ビット上で動くアプリケーション・ソフトウェアの覇権争い」へと移行する。

技術責任者および事業責任者は、自社の求める量子計算用途（材料開発、創薬、最適化、金融リスク分析など）が「初期FTQC（2028〜2030年）」の性能とどのように結びつくかを検証し始めなければならない。特に、ハードウェアの方式が定まった段階で迅速に自社ビジネスへ適用できるよう、論理量子ビットを前提とした量子アルゴリズムの選定およびミドルウェア層の研究開発にリソースを割り振り始めることが、来たる2030年代の量子実用化時代に向けた最も現実的なロードマップとなる。

出典: Business Insider Japan
出典: PR TIMES
出典: EE Times Japan
出典: 理化学研究所
出典: 富士通株式会社