量子誤り訂正とは？

1990年代にピーター・ショアが提唱した量子アルゴリズムは、現在の暗号技術の前提を揺るがすポテンシャルを秘めていますが、その現実的な動作には10億分の1（10^-15規模）以下という極めて低いエラー率が要求されます。量子コンピュータの物理演算エラーを検出・補正する「量子誤り訂正（QEC：Quantum Error Correction）」は、単なるノイズ対策の技術にとどまらず、実用的なフォールトトレラント量子計算（FTQC）を実現するための必須の学術・技術基盤です。古典的な情報処理とは根本的に異なる量子力学的な制約をいかに克服し、論理的な信頼性を担保するのか、その核心に迫ります。

量子誤り訂正が不可欠な学術的背景：古典ビットとの3つの差異から紐解くエラーの正体

比較項目	古典コンピュータ（反復符号）	量子コンピュータ（量子誤り訂正）
想定されるエラーの種類	ビット反転（0 ↔ 1）のみ	ビット反転（X）および位相反転（Z）、それらの複合・連続的エラー
情報の冗長化アプローチ	ビットの単純複製（例：0 → 000）	多体量子もつれを利用した符号空間へのマッピング（スタビライザー符号）
コピー（複製）の可否	可能（任意のビットデータを無制限に複製できる）	不可能（不可複製定理により、未知の状態のコピーは原理的に禁止）
エラー検出時の測定影響	なし（データを直接読み取っても非破壊的に検査可能）	あり（直接測定すると、重ね合わせ状態が崩壊する）

量子コンピュータにおける情報保持の最大の障壁は、環境ノイズとの不要な相互作用によって引き起こされる「デコヒーレンス」現象です。物理的な数理モデルにおいて、デコヒーレンスは量子系が外界（熱浴や電磁場の揺らぎ、シリコン基板中の電荷トラップなど）と量子もつれ（エンタングルメント）を形成するプロセスとして記述されます。これにより、系の密度行列における非対角成分（コヒーレンス）が、位相緩和時間（横緩和時間：T2）に従って指数関数的に減衰し、純粋状態から情報の散逸した混合状態へと移行します。さらに、エネルギー準位の遷移を伴う熱的緩和（縦緩和時間：T1）も同時に発生するため、これらの環境的・数理的要因によるエラー率を一定の閾値以下に制御することが、計算結果の信頼性を担保するための具体的な要件となります。

量子状態をコピーできない「不可複製定理（No-cloning theorem）」による制約

1982年に物理学者ウッターズ（W. Wootters）とズレック（W. Zurek）、およびディークス（D. Dieks）らによって証明された「不可複製定理（No-cloning theorem）」は、任意の未知の量子状態を完全に複製するユニタリ変換は存在しないことを数学的に示しています。古典コンピュータでは、伝送路やメモリ上でのビット反転エラーに対し、元のデータを単に複数コピーして多数決を採る「反復符号」が標準的な冗長化手段として機能します。しかし、量子ビット（Qubit）においては、状態を複製して冗長化を確保する手法が物理法則（線形代数の単一性）によって原理的に禁じられています。

この厳しい制約を回避するために考案された学術的ブレイクスルーが、スタビライザー符号を基盤とする量子誤り訂正です。個々の量子状態をコピーする代わりに、複数の物理量子ビットを互いにエンタングルさせ、より高次元のヒルベルト空間内における特定の共同固有空間（符号空間）に情報をマッピングします。この手法により、個々の物理量子ビットを複製することなく、全体として1つの堅牢な論理量子ビットを構築することが可能となりました。例えば、9個の物理量子ビットを用いて1つの論理量子ビットを構築するショアの符号（Shor Code）は、物理状態のコヒーレンスを壊さずにエラー耐性を得るための最小構成の1つとして、現在のフォールトトレラント量子計算の理論的基礎となっています。

ビット反転（Xエラー）と位相反転（Zエラー）を同時に検出する「量子重ね合わせ」特有の課題

量子物理学において、重ね合わせ状態に対する一般的な環境摂動は、パウリ演算子 X（ビット反転）、Z（位相反転）、およびその積である Y = iXZ の線形結合として数理的に定式化されます。計算中の重ね合わせを破壊せずにこれらを検出しなければならない点が、量子誤り訂正における独自の回路設計上の困難さとして立ちはだかります。

通常の測定（射影測定）を量子ビットに対して直接行うと、波動関数の収縮が起き、計算途中の「0と1の重ね合わせ」情報そのものが不可逆的に失われてしまいます。このジレンマを解決するアプローチが、二次元格子状に物理量子ビットを配する表面符号（Surface Code）です。表面符号では、データ情報を保持する「データ量子ビット」の間に、エラー検出用の「測定用（アンシラ）量子ビット」を交互に配置します。隣接する物理量子ビット間で、スタビライザー演算子（XXXXおよびZZZZ）の期待値を非破壊的に測定する「シンドローム測定」を実行することにより、データ量子ビットに格納された論理情報を一切崩壊させることなく、発生したXエラーとZエラーの位置のみを特定できます。

このシステムが有効に機能するためには、各物理量子ビットや論理ゲート操作におけるエラー率が、表面符号の「誤り訂正閾値（一般的に約1.0%）」を大きく下回る高いゲートフィデリティを維持しなければなりません。現在、理化学研究所（理研）やNTTなどの国内トップ研究機関、ならびに超伝導量子ビットを用いた量子ハードウェア開発を進める各機関においては、単一量子ビットゲートフィデリティ99.9%超、および2量子ビットゲートフィデリティ99%以上（閾値突破の必要条件）が実験室レベルで定常的に達成されています。これら高フィデリティの物理量子ビットをアレイ化し、シンドローム測定をナノ秒オーダーのサイクルで高速に回し続ける制御技術の開発が、実用的なフォールトトレラント量子計算へ到達するための具体的な技術ロードマップとなっています。

量子誤り訂正の標準理論「スタビライザー符号」と「表面符号」の動作アルゴリズム

量子重ね合わせ状態にあるデータを破壊せずに、発生したエラーの種類と位置だけを特定する。この一見矛盾する要求を可能にするのが「スタビライザー符号（Stabilizer Code）」の理論です。スタビライザー群 S の要素であるスタビライザー演算子 S_i は、エラーのない正常な論理状態 |ψ⟩ に対して以下の固有値方程式を満たします。

S_i |ψ⟩ = |ψ⟩

物理量子ビットにパウリ誤差 E （ビット反転 X 、位相反転 Z 、またはその積である Y）が発生した場合、状態は E|ψ⟩ に遷移します。もし S_i と E が反交換関係（S_iE = -ES_i）にあるとき、方程式は以下のように変化します。

S_i (E|ψ⟩) = -E(S_i|ψ⟩) = -E|ψ⟩

このとき、固有値は +1 から -1 に反転します。この固有値の正負（エラーシンドローム）を、データ量子ビットの状態を壊さずに検出する具体的なアルゴリズムの処理フローは以下の通りです。

• ステップ1（初期化）: エラー検出用として機能する「補助量子ビット（Ancilla Qubit）」を |0⟩（または |+⟩）に初期化し、対象となるデータ量子ビット群に隣接して配置します。
• ステップ2（相互作用の印加）: 補助量子ビットを制御（または標的）とし、データ量子ビット群との間でスタビライザー演算子 S_i の各要素に対応する制御パウリゲート（CNOTゲートやCZゲートなど）を順次適用します。
• ステップ3（情報の転写）: 制御ゲートの干渉効果により、データ量子ビットの個々の重ね合わせ振幅を保護したまま、特定のパリティ情報のみを補助量子ビットの位相または状態（|0⟩ もしくは |1⟩）へ転写します。
• ステップ4（射影測定）: 補助量子ビットのみに対して射影測定を実行します。測定結果が 0（固有値 +1）であれば「エラーなし」、1（固有値 -1）であれば「エラーあり」と判定され、データ量子ビット自体の量子コヒーレンスは一切破壊されずに維持されます。

補助量子ビットを用いた「スタビライザー測定」による情報抽出プロセス

データ量子ビットを直接測定すると、重ね合わせ状態 α|0⟩ + β|1⟩ は瞬時にコヒーレンスを失い、計算途中のデータは消失してしまいます。スタビライザー測定は、データ量子ビットと補助量子ビットとの間にエンタングルメントを形成し、補助量子ビット側のみを「部分測定（Partial Measurement）」することで、この状態崩壊を完全に回避します。

例えば、4つのデータ量子ビットに対して Z₁Z₂Z₃Z₄ というパリティ（スタビライザー演算子）を測定する場合、これら4つの物理ビットすべてと補助量子ビットをCNOTゲートで結合します。この一連の操作により、データ量子ビット全体の「1」の個数の偶奇（パリティ）のみが補助量子ビットにコピーされ、個々のビットが「0」であるか「1」であるかという詳細な情報は隠蔽されたままになります。これにより、演算中のデータを保護しながら、エラーの有無だけを外部に取り出すことが可能となります。

このプロセスは、量子計算機がエラーを自己修復しながら計算を進めるフォールトトレラント量子計算を実現するための基礎ステップです。1つの論理量子ビットを構築するためには、このスタビライザー測定を物理量子ビットのデコヒーレンス時間（数マイクロ秒〜数百マイクロ秒）よりも十分に短いサイクルで、並列かつ定常的に繰り返す必要があります。

2次元格子で局所的エラーを隔離する「表面符号（Surface Code）」の幾何学的構造

「表面符号（Surface Code）」は、物理量子ビットを2次元の正方格子上に配置し、隣接する量子ビット間のみの局所的な相互作用によって誤りを訂正するトポロジカル量子符号です。超伝導回路やシリコン量子ドットなど、配線の取り回しが制限される物理プラットフォームにおいて、最も実用化に近いデザインとして採用されています。

幾何学的な構造として、格子点（頂点）に「データ量子ビット」を配置し、面（プラーク）の中心および辺の上に「補助量子ビット」を交互に配置します。測定は、以下の2つのパリティ測定ステップを1サイクルとして継続的に実行します。

測定タイプ	測定対象（パリティ）	検出するエラーの種類	幾何学的配置
Xパリティ（頂点型）	隣接する4つのデータ量子ビットの X ⊗ X ⊗ X ⊗ X	位相反転エラー（Zエラー）	頂点を囲む4つのデータ量子ビットと、その中心の補助量子ビット
Zパリティ（面型）	隣接する4つのデータ量子ビットの Z ⊗ Z ⊗ Z ⊗ Z	ビット反転エラー（Xエラー）	面（プラーク）の4つのデータ量子ビットと、その中心の補助量子ビット

この幾何学的配置により、個々の物理量子ビットに発生した局所的なエラーは、格子上の特定の領域における「パリティの反転（シンドローム）」としてトポロジカルに隔離されます。得られたシンドローム情報は、最小重み完全マッチング（MWPM: Minimum Weight Perfect Matching）やユニオン・ファインド（Union-Find）などのデコードアルゴリズムによって古典コンピュータ側で即座に解析され、エラーの発生箇所を特定してソフトウェア的に補正されます。

表面符号を機能させるためには、物理量子ビットのゲート操作の精度が一定の「エラーしきい値」をクリアしている必要があります。2次元表面符号における理論上の閾値は約1%（0.01）ですが、実際に誤り訂正を機能させて論理量子ビットの寿命を延ばすためには、エラー率を0.1%以下、すなわちフィデリティを99.9%以上に高めることが要求されます。

この実証において、米Google Quantum AIは2023年に発表した研究（Nature, Vol 614）にて、同社の超伝導プロセッサ「Sycamore」を使い、符号距離3（17物理量子ビット）と距離5（49物理量子ビット）の表面符号を比較検証しました。その結果、物理エラー率を十分に低く抑えることで、符号距離を大きくした方が論理エラー率を低減できる（誤り訂正が有効に機能する）ことを世界で初めて実証しました。国内においても、理化学研究所（RIKEN）やNTTなどの共同研究グループが、100量子ビット級の国産超伝導量子コンピュータを整備し、2量子ビットゲートフィデリティにおいて99%を超える高精度化を達成するなど、表面符号を用いた実用的な論理量子ビットの構築に向けたロードマップを着実に前進させています。

物理量子ビットから「論理量子ビット」へ：フォールトトレラント（FTQC）実現の数値目標

フォールトトレラント量子計算（FTQC）に必要な「エラー閾値定理」の境界線

量子誤り訂正を破綻なく機能させ、フォールトトレラント量子計算（FTQC）を実現するための理論的基盤が「エラー閾値定理（Threshold Theorem）」です。この定理は、1回のゲート操作や測定において発生する物理的なエラー率が「ある特定の限界値（閾値）」を下回っている場合、量子ビットを多重化して符号化することで、論理レベルのエラー率を理論上いくらでも小さく抑えられることを証明しています。二次元グリッド上に物理量子ビットを配置する「表面符号」を採用する場合、この物理エラー閾値は理論上約1.0%（1.0×10^-2）ですが、実用的なスケーリングにおいて誤り訂正を実効性のあるものにするためには、各物理量子ビットに0.1%（1.0×10^-3）以下のゲートエラー率（フィデリティ99.9%以上）が要求されます。

物理量子ビット単体のフィデリティ（Fidelity）を向上させるだけでは、大規模な計算を実行した際にエラーが累積して計算結果が破綻します。誤り訂正を行わない場合、量子アルゴリズム実行時の全体の生存確率（計算が正常に終了する確率）は、総ゲート操作回数を N、1ゲートあたりのエラー率を ε とすると、およそ (1 – ε)^N で減衰します。例えば、1ゲートあたりのエラー率が 1.0 × 10^-3（フィデリティ99.9%）の物理量子ビットを用いて1,000回の2量子ビットゲートを操作する場合、生存確率は (1 – 0.001)¹⁰⁰⁰ ≈ 36.7% まで低下します。これが実用的な量子化学計算や暗号解読で求められる 10¹⁰ 回以上のゲート操作ステップとなると、生存確率は実質的に0となり、計算結果は完全なノイズへと埋没します。したがって、ゲート操作時のエラーが他の量子ビットへ伝播して拡大するのを防ぐ「能動的な誤り訂正」の導入が不可欠です。

この閾値の突破に向けたマイルストーンとして、Google Quantum AIは2023年にNature誌に掲載された論文（”Suppressing quantum errors by scaling a quantum error-correcting code”）において、物理ゲートのエラー率を閾値以下に抑え込んだ状態で、表面符号の規模（符号距離）を拡大することにより、論理エラー率を抑制することに初めて成功したことを報告しました。これは、物理エラー率が閾値の境界線を下回っていなければ、物理量子ビットを増やしても逆にノイズが増加して計算の信頼性が低下するという、理論的な分岐点を実証した重要なベンチマークです。

1論理量子ビットあたりの「物理量子ビット数」の現実的なスケーリング試算

十分に保護された1つの「論理量子ビット」を構築するためには、物理量子ビット群のパリティ測定を繰り返す「スタビライザー符号」の手法を用います。表面符号において、論理量子ビットのエラー率 P_L は、物理エラー率 P_phys、エラー閾値 P_th、およびエラー訂正の能力を決定するパラメータである「符号距離 d」を用いて、以下の関係式で近似されます。

P_L ∝ (P_phys / P_th)^(d+1)/2

1つの論理量子ビットを構成するために必要な物理量子ビット数 N_phys は、符号距離 d に対して N_phys ≈ 2d²（測定用のアンシラ量子ビットを含む）のスケールで増加します。実用的な量子計算において許容される論理エラー率（例えば大規模な計算を完遂するために必要な P_L = 10^-15 程度）をターゲットとした場合、初期の物理フィデリティのわずかな差が、必要となる物理量子ビット数（オーバーヘッド）に劇的な影響を与えます。

物理エラー率（フィデリティ）	必要な符号距離（d）	1論理ビットあたりの物理ビット数（2d²）	100論理ビット構築に必要な総物理ビット数
1.0% (99.0%)	測定不能（閾値境界のため）	計算不可	計算不可
0.5% (99.5%)	d = 57	約6,498個	約650,000個
0.1% (99.9%)	d = 17	約578個	約57,800個
0.01% (99.99%)	d = 7	約98個	約9,800個

物理エラー率が 0.1%（フィデリティ99.9%）の場合、目標とする論理エラー率を達成するためには d=17 が必要となり、計算上の最小構成でも1論理量子ビットあたり578個の物理量子ビットが必要です。実環境における配線や制御線の干渉、歪みに対するマージンを考慮すると、論理量子ビット1個に対して物理量子ビット1,000個〜10,000個というスケーリング比率が現実的なマイルストーンとして算出されます。

現在、理化学研究所やNTTをはじめとする国内の研究機関でも、このオーバーヘッドを圧縮するためのアーキテクチャ最適化が進められています。例えば、理化学研究所が公開している「量子コンピュータロードマップ」では、超伝導量子ビットを用いて2030年までに1,000〜2,000物理量子ビットの統合と、それを用いた初期的な論理量子ビットの実装を掲げています。さらに、物理エラー率そのものを極限まで下げるアプローチと並行して、3次元的な配線技術や光量子を用いた高効率なスタビライザー測定などの新技術を導入することで、1論理量子ビットあたりに必要な物理量子ビット数を千個単位から百個単位へと引き下げるための実証研究が世界規模で続けられています。

【2024年最新】日米の先端研究機関・ベンチャーが到達したエラー抑制・訂正の実証データ

研究機関 / 企業	採用ハードウェア方式	実証物理フィデリティ（2量子ビット / 3量子ビット）	エラー訂正上の主な物理的課題	最新の解決アプローチ
理化学研究所	シリコン量子ドット	2量子ビット: 99.9%超 3量子ビット: 99.8%	微細なドット構造に対する電極配線の高密度実装（スケーラビリティの制約）	三次元積層プロセスおよび低温マルチプレクサの集積化による配線数削減
IBM	超伝導量子ビット	2量子ビット: 99.9% (Heronプロセッサ)	量子ビット間の不要な結合（クロストーク）および希釈冷凍機内の同軸ケーブル高密度化限界	調整可能カプラの改良、量子回路のスパーシティ（希薄性）を高めた量子LDPC符号の導入
Google Quantum AI	超伝導量子ビット	2量子ビット: 99.8% (Sycamoreチップ)	表面符号のスケーリングに伴うエラー伝搬、およびリアルタイムデコーディングの遅延	デコーダの並列分散処理アルゴリズムの開発、およびエラー検出回路のハードウェア化
QuEra / ハーバード大学	中性原子（リュードベリ原子）	2量子ビット: 99.5%	レーザー照射時における原子の熱運動、およびゲート操作中の位相コヒーレンス消失	光ピンセットを用いた動的シャトリング技術、およびゾーン分離型アーキテクチャの採用
NTT / 東京大学	光量子（時間軸マルチプレクス）	測定・ホモダイン検出: 99%超（ゲート等価）	導波路やファイバー接続部における光子消失（ロス）によるスケーラビリティ喪失	GKPスタビライザー符号と連続量時間多重化ループの統合による一方向型量子計算

理化学研究所：シリコン量子ドット方式による「フィデリティ99.8%」超の実証分析

理化学研究所（RIKEN）創発物性科学研究センターを中心とする共同研究グループは、2024年9月、シリコンスピン量子ドットデバイスにおいて、3量子ビットゲート動作のフィデリティ99.8%（2量子ビットゲートでは99.9%超）を達成したことを発表しました。この数値は、従来のシリコン半導体方式が抱えていた「制御の不完全性によるエラー」という壁を打破し、実用的な誤り訂正理論の適用を可能にする極めて重要なベンチマークです。

フォールトトレラント量子計算を実現するためには、物理エラー率が特定の閾値を下回る必要があります。二次元格子状に量子ビットを配置する表面符号（Surface Code）において、誤り訂正が有効に機能するための「エラー閾値」は一般に1.0%未満、実用的な論理量子ビットの構築には0.1%未満（フィデリティ99.9%以上）が求められます。理化学研究所が今回実証した「2量子ビットフィデリティ99.9%超」というデータは、シリコン方式において世界で初めてこのエラー閾値を明確に突破したことを意味します。

この高いフィデリティを達成できた物理的要因は、デバイス構造の微細化とスピン制御技術の最適化にあります。研究グループは、シリコン量子ドット近傍に配置した微細マグネットが作る磁場勾配を精密に制御し、1ギガヘルツ（GHz）帯の高速な電子スピン共鳴（ESR）駆動を実現しました。これにより、熱雑音や周囲の核スピンに起因する位相デコヒーレンス時間（T2*）が経過する前にゲート操作を完了させることが可能となり、環境ノイズの影響を最小限に抑制しています。

シリコン方式が抱える今後の物理的課題は、ミリメートルサイズの微細チップ上に数百万もの制御配線を通す「配線スケーラビリティのボトルネック」です。理化学研究所は、産業技術総合研究所（AIST）などと連携し、300ミリメートルシリコンウエハ製造プロセスを用いた三次元積層配線技術の適用を進めています。さらに、低温下（約100ミリケルビン）で動作するクライオCMOSマルチプレクサ回路を同一パッケージに統合することで、室温から冷凍機内部へ引き込む同軸ケーブルの数を劇的に削減するアプローチを採用し、スケーラビリティの課題解決に取り組んでいます。

QuEra・NTT・IBM：中性原子および光量子方式における論理量子ビットロードマップ

物理量子ビットのフィデリティ向上と並行して、日米の主要機関・ベンチャー企業は、複数の物理量子ビットを1つの「論理量子ビット」に符号化し、エラーを自己修復しながら計算を進める実用化ロードマップを具体化しています。ハードウェアの物理特性に応じて、採用するスタビライザー符号の種類やアーキテクチャは異なります。

米国ハーバード大学発のベンチャーであるQuEra Biosciencesは、中性原子方式を採用し、2023年末に48個の論理量子ビット上での量子アルゴリズム実行に成功したことをNature誌（Bluvstein et al., 2023）で発表しました。中性原子方式は、光ピンセットで捕捉したリュードベリ原子を物理的に移動（シャトリング）させることができるため、超伝導方式のような物理的配線の固定化に縛られません。QuEraは、この特性を活かして二次元平面上の任意の量子ビット間でゲート操作を行う「全結合」を実現し、カラー符号（Color Code）を用いた効率的なエラー訂正を実証しました。同社は2026年までに100論理量子ビットを搭載したシステム「Equinox」を、2028年までには10,000物理量子ビットによる完全な誤り訂正が可能なシステムを市場に投入するロードマップを公表しています。

これに対し、光量子方式を推進するNTTおよび東京大学の連合は、GKPスタビライザー符号を適用した「連続量（CV）時間多重化」によるアプローチを採っています。光量子方式最大の課題は、光ファイバーやシリコン光導波路内を光子が通過する際の「伝搬損失（ロス）」です。NTTはこの課題に対し、光パルスを単一のファイバーループ内で時間的に直列配置する時間軸マルチプレクス技術を開発しました。これにより、物理的な空間配線を増やすことなく、原理的に数万から数百万の物理量子ビットを1つのシステム内で生成・制御することが可能になります。さらに、光子検出時に発生する消失エラーを能動的に補償する一方向型（測定ベース）量子計算アーキテクチャを組み合わせることで、2030年までに実用規模の光フォールトトレラント量子コンピュータを実現する計画を進めています。

超伝導方式の先駆者であるIBMは、2023年末に稼働を開始した133量子ビットプロセッサ「Heron」において物理フィデリティ99.9%を達成したことを起点に、重厚なロードマップを展開しています。超伝導方式は、三次元配線の複雑化に起因するクロストーク（信号の混信）がスケーリング時の最大の障壁となります。IBMはこの課題に対し、物理的な距離を離したプロセッサ間を光ファイバーや同軸リンクで接続するモジュール型アーキテクチャ「Quantum System Two」を導入しました。さらに、誤り訂正に必要な物理量子ビット数を従来比で約10分の1に削減できる「量子LDPC（低密度パリティ検査）符号」の実装を進めており、2029年までに数千の論理量子ビットを制御し、実用的な化学計算や物性シミュレーションを実行可能なシステムの稼働を目指しています。

量子誤り訂正（QEC）時代におけるディープテック投資・開発戦略の評価チェックリスト

量子コンピュータのハードウェア開発が「物理量子ビット数」の規模競争から「論理量子ビット」の質的向上へとシフトする中、技術の実現可能性（フィージビリティ）を正確に見極めるための評価基準が求められています。フォールトトレラント量子計算（FTQC）の達成には、単なるハードウェアの規模だけでなく、エラー訂正プロセス全体のシステム統合能力を評価しなければなりません。以下に、CTO、技術戦略担当者、およびディープテック投資家が実務的な意思決定を行うための「FTQC対応度評価チェックリスト（5つの評価軸）」を提示します。

評価軸	主要評価指標（KPI）と合格基準	技術的ボトルネックと判定ポイント
1. ゲートフィデリティとエラー耐性閾値	2量子ビットゲートフィデリティ ≧ 99.9%（表面符号のフォールトトレラント閾値1%を大きく上回るレベル）	理化学研究所（理研）が公開した64量子ビットの超伝導量子コンピュータ「叡」などにおいて、2量子ビットゲートフィデリティが実環境で定常的に99%を超えているか。個別デバイスではなくシステム全体での再現性を評価します。
2. デコーディング遅延（リアルタイム処理）	シンドローム測定から訂正操作までのフィードバックループ遅延 ≦ 超伝導方式で1マイクロ秒以下、イオン/中性原子で1ミリ秒以下	スタビライザー符号の測定結果（シンドローム）からエラー位置を特定する「デコーダ」が、量子ビットのコヒーレンス時間内に動作するか。FPGAやASICによる専用デコーダのアーキテクチャ設計が確立されているかが問われます。
3. 制御配線と熱流密度設計	希釈冷凍機の10mKステージへの流入熱量 ≦ 10μW（物理量子ビット1,000個あたり）	超伝導方式等で1万物理量子ビット以上にスケールした際、同軸ケーブルからの熱侵入で極低温が維持できなくなる「熱プレッシャーボトルネック」を、高密度配線や光配線技術で克服できているかを判定します。
4. 論理量子ビットの制御実証	2つ以上の論理量子ビット間における非局所的ゲート（CNOTなど）の論理フィデリティ ≧ 99%	単一の論理量子ビットの長寿命化（単一QEC）に留まらず、フォールトトレラントな手順に則った論理ゲート操作を実質的な誤り伝播なしに実行できているかを評価します。
5. 段階的ハイブリッド戦略の有無	エラー緩和（Mitigation）からエラー訂正（Correction）への明確なロードマップ（d=3, d=5などの低距離符号の実装マイルストーン）	物理量子ビットが不足するフェーズにおいて、エラー緩和（PEC/ZNE）と、初期的なスタビライザー符号による部分的な訂正を組み合わせる実務的なシステム設計がなされているかを検証します。

ハードウェア方式別にみる「エラー訂正オーバーヘッド」の技術的評価基準

1つの「論理量子ビット」を安定して動作させるために必要な「物理量子ビット」の比率を「エラー訂正オーバーヘッド」と呼びます。この比率は採用する量子誤り訂正コードとハードウェアの物理特性（結合性や初期フィデリティ）によって桁違いに異なります。投資および開発戦略を決定する上では、各ハードウェア方式が抱える固有のオーバーヘッド限界を定量的に把握しなければなりません。

超伝導量子ビットでは、隣接する量子ビット間のみが結合する平面格子状のアーキテクチャが主流です。このため、エラー耐性閾値が比較的高い「表面符号（Surface Code）」が採用されます。しかし、表面符号は隣接結合のみに依存するため、2量子ビットゲートの物理エラー率が0.1%の場合、1つの論理量子ビット（ターゲットとするエラー率10^-15）を作るために約1,000〜10,000の物理量子ビットが必要となります。この膨大な物理量子ビット数は、希釈冷凍機のキャパシティ制限と直接衝突するため、スケーラビリティの最大の障壁です。

一方で、中性原子方式やイオン型方式では、レーザー操作やシャトル技術（量子ビットの物理的な移動）によって全結合性、あるいは長距離結合性を実現できます。これにより、平面格子に縛られない「量子LDPC（Low-Density Parity-Check）符号」の適用が可能となります。2023年12月に米ハーバード大学、QuEra Computing社、MITなどの研究チームがNature誌に発表した成果では、中性原子シャトル技術を用いることで、わずか280物理量子ビットから48個の論理量子ビット（カラー符号や重等価符号などを適用）を生成し、高度な論理アルゴリズムを実証しました。この実証データは、全結合性を有するシステムであれば、超伝導方式と比較してオーバーヘッドを10分の1以下に削減できるポテンシャルを示しています。

また、日本国内ではNTTが、光量子コンピュータにおける独自の誤り訂正設計を提唱しています。時間領域マルチプレクス（時間軸上に並んだ光パルスを測定・制御する手法）とトポロジカル誤り訂正符号を組み合わせることで、物理系の結合トポロジーを仮想的に3次元化し、低損失・低遅延でのエラー訂正処理を可能にする理論的・実験的アプローチを進めています。ハードウェアの評価においては、公表されている「物理量子ビット数」に惑わされることなく、結合トポロジーと選択された誤り訂正符号から逆算される「実質的な論理量子ビット数」を、以下の基準に照らし合わせて算出する必要があります。

• 隣接結合型（超伝導など）: 物理ゲートエラー率 0.1% の場合、論理1量子ビットあたり必要な物理ビット数は 1,000超。
• 全結合・移動可能型（中性原子・イオンなど）: 量子LDPC符号やカラー符号の適用により、論理1量子ビットあたり数十〜数百物理ビットへの圧縮が理論上可能。

エラー緩和（Mitigation）からエラー訂正（Correction）への過渡的ハイブリッド戦略

完全なフォールトトレラント量子計算（FTQC）に必要な数百万の物理量子ビットがそろうまでには、まだ相応の開発期間が必要です。この過渡期（いわゆる早期FTQC期）における実用アプリケーションの稼働を担保するのが、エラー緩和（Error Mitigation）から段階的にエラー訂正（Error Correction）へと軸足を移していく「ハイブリッド戦略」です。

エラー緩和技術、特に「確率的エラーキャンセル（PEC: Probabilistic Error Cancellation）」や「ゼロノイズ外挿法（ZNE: Zero Noise Extrapolation）」は、現在のノイズを含む量子（NISQ）プロセッサにおいても計算精度を飛躍的に向上させることができます。実際にIBMは、127量子ビットの「Eagle」プロセッサを用い、PECを適用することで、古典コンピュータによる正確なシミュレーションが困難とされる領域（100レイヤーの量子回路計算）において実用的な期待値を算出できることを、2023年のNature誌論文で実証しました。しかし、エラー緩和には「回路の深さや量子ビット数が増えるに従って、必要なサンプリング測定回数が指数関数的に増加する」という致命的な数理的限界（スケーラビリティ限界）があります。

この限界を打破するため、理化学研究所と富士通の共同研究グループは、限定された物理量子ビット数で動作する「小規模なスタビライザー符号（距離d=3など）」と、エラー緩和アルゴリズムを協調動作させるハイブリッドアプローチの理論構築と開発を進めています。これは、完全にエラーを「ゼロ」にするのではなく、初期段階のハードウェアに距離3（1つの物理エラーを訂正可能、2つのエラーを検知可能）の表面符号を部分的に適用してベースのエラー率を一定レベルまで引き下げた上で、残存する微細なエラーをエラー緩和技術（PECなど）で取り除く手法です。

このハイブリッド戦略により、指数関数的なサンプリングコストの爆発を抑えつつ、完全なFTQCに必要とされる物理量子ビット数の要件を、現行のハードウェアスペックに近いレベルまで緩和することができます。技術選定や開発プロジェクトのロードマップを評価する立場としては、単に「エラー緩和のみに依存しているシステム」や「現実性の乏しい完全FTQCのみを目指すシステム」を避け、このような段階的なハイブリッド設計がロードマップに組み込まれているかを精査することが、投資回収期間の短縮と開発成功確率の向上に直結します。

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