理化学研究所などの国際共同研究グループは2026年10月15日、シリコン半導体方式の5量子ビットを約99.9%の忠実度で同時制御することに成功したと発表した。単一のマイクロ波制御線を共有する設計を採用しながら、隣接ビット間の干渉を抑え、量子誤り訂正の成立閾値である99%を上回る精度を並列操作で実証した。
国際共同研究が達成したシリコン5量子ビット同時制御の実態
本研究成果は、理化学研究所創発物性科学研究センターの樽茶清悟グループディレクターおよびレオン・カメンジンド（Leon Camenzind）研究員らが主導した。研究チームには理化学研究所のほか、国立台湾大学、スイス連邦工科大学チューリッヒ校（ETH Zurich）、オランダのデルフト工科大学などに拠点を置く量子研究機関「QuTech」が参画している。研究成果をまとめた論文は、2026年10月15日付で英科学誌『Nature Physics』にオンライン掲載された。
シリコンスピン方式における量子ビット制御は、これまで単一素子や少数ビットの個別操作を中心として精度向上が図られてきた。しかし、フォールトトレラント量子コンピューター（FTQC）の構築には、数百万個に及ぶ量子ビットを高密度に集積し、それらを同時に誤りなく制御する技術が不可欠である。今回の成果は、集積化のボトルネックとなる制御配線数を削減しつつ、高い忠実度（Fidelity）を維持した点で実証段階を一段進めた。
今回の実験で記録された量子ビット制御の忠実度は、操作するビット数および同時駆動の組み合わせによって以下の表のように計測されている。
| 操作モード | 操作対象 | 達成された忠実度（中央値） | 備考 |
|---|---|---|---|
| 単独駆動 | 各1量子ビット（計5個） | 99.99%超 | 各ドットの個別共鳴周波数で励起 |
| 3ビット同時駆動 | 任意選択の3量子ビット | 99.99%超 | パルスエンベロープ整形で干渉を排除 |
| 5ビット完全並列駆動 | 5量子ビット全数 | 約99.9%（4個が99.9%超、1個が約99.9%） | 単一共有電極による多重周波数印加 |
本研究は、内閣府および科学技術振興機構（JST）が推進するムーンショット型研究開発事業目標6「2050年までに、経済・産業・安全保障を飛躍的に発展させる誤り耐性型汎用量子コンピュータを実現」の研究開発プロジェクト「誤り耐性シリコン量子コンピュータの技術開発（プロジェクトマネージャー：樽茶清悟）」の一環として実施された。同プロジェクトは2026年度から第2期に入っており、2028年度までに100量子ビット、2030年度までに1,000量子ビット規模のデバイス開発を目指している。
これまでのシリコンスピン量子ビット開発の経緯を整理すると、単一素子の精度向上から並列集積化へと焦点が移行してきたことがわかる。
- 2018年3月：理化学研究所がシリコン量子ドット内の電子スピン単一ビットで99.9%超の忠実度を達成。
- 2022年：シリコン2量子ビット素子において、1量子ビットゲート忠実度99.9%、2量子ビットゲート忠実度99.5%を実証。
- 2024年：5量子ビット試料においてパルス整形でクロストークを抑制し、3ビット同時駆動で99.99%を維持。
- 2026年3月：日立製作所がムーンショット目標6第2期プロジェクトへ参画し、1,000ビット級に向けた実装体制を強化。
- 2026年10月：共有制御線を用いた5量子ビット同時駆動で約99.9%の並列制御忠実度を実証。
参考記事: 量子誤り訂正の基礎からFTQC実現へのロードマップ｜最新の実証データと開発戦略まで徹底解説
単一制御線による並列駆動とクロストーク抑制の技術構造
シリコン量子ドットを用いた電子スピン型量子プロセッサは、既存の半導体ナノ加工技術を流用できるため、集積化に最も有利な方式と目されてきた。電子スピン量子ビットのサイズは約数十ナノメートルであり、ミリメートル単位の素子サイズを要する超伝導回路方式と比較して圧倒的に小さい。一方で、素子が微細であるがゆえに、個々の量子ビットへ個別に制御用同軸ケーブルを接続する手法では、1,000ビットを超える規模で物理的な配線配置が破綻する「配線ボトルネック（Wiring Bottleneck）」に直面する。
今回のブレークスルーを可能にした核心技術は、単一のマイクロ波送信用金属電極を5つの量子ドット直上に配置し、1本の信号線から複数ビットを同時に個別操作する「周波数多重制御」と「ペアワイズ校正（Pairwise Calibration）」の確立である。
シリコン中の個々の電子スピンは、微小磁石（マイクロマグネット）が形成する局所磁場勾配により、それぞれわずかに異なる電子スピン共鳴（ESR）周波数を持つ。研究チームは、単一の共有電極に対して複数の周波数成分を合成したマイクロ波パルスを同時入力した。これにより、個別の信号線を配置することなく、狙った量子ビット群を選択的かつ同時に励起させる構造を実現した。
しかし、単一電極に強力なマイクロ波を同時印加すると、隣接する量子ドット間に意図しない交流シュタルク効果や磁気的相互作用が生じ、位相の乱れや駆動周波数のシフト（クロストーク）が発生する。この不要な干渉がゲート忠実度を低下させる主因となっていた。
研究チームは、この課題を以下の2つの工学的手法で解決した。
第一に、マイクロ波パルスの立ち上がりと立ち下がり波形を精密に滑らかにするパルスエンベロープ整形技術である。周波数領域での側波帯ノイズを極小化し、隣接するスピン共鳴周波数へのパワー漏れを遮断した。
第二に、すべての量子ビットペア間で生じる周波数偏移量を事前測定し、同時駆動パルスの照射中にリアルタイムで補正信号を合成するペアワイズ校正アルゴリズムの実装である。他のビットが励起状態にある際に生じるわずかな共鳴点変動を打ち消すことで、単独駆動時とほぼ同等となる約99.9%の並列操作忠実度を維持することに成功した。
量子誤り訂正アルゴリズム（表面符号など）を機能させるための理論的閾値は一般にゲート忠実度99.0%以上とされている。単独駆動だけでなく、誤り訂正回路の実行に必須となる「複数ビットの並列駆動」において99.9%を達成したことは、工学的な誤り耐性アーキテクチャの要件をクリアしたことを意味する。
参考記事: シリコンスピン量子プロセッサの実用化はいつ？HRLが自律型QPUで配線限界を突破した技術的根拠
半導体量子プロセッサが迫るハードウェア勢力図の再編
今回の成果は、研究開発を推進する各プレイヤーおよび半導体サプライチェーン全体に対して、実用化ロードマップの再検証を促す要因となる。
1. 研究機関・大学（理化学研究所、国立台湾大学、ETHチューリッヒ等）
学術領域における研究テーマの主眼が、単一素子や少数ビットの物理現象の解明から、誤り訂正符号を組み込んだスケーラブルな回路工学へと明確にシフトする。単一電極による多重制御の実現可能性が示されたことで、今後は数十ビット規模の2次元アレイにおける空間配置設計や、低温下でのデジタル信号処理系の統合研究が各国の共同研究プラットフォームで加速する。
2. ゲート型量子ハードウェア開発企業
超伝導方式を主軸とするハードウェア開発企業にとっては、希釈冷凍機内の容積問題と熱負荷の観点から配線数の削減が共通課題となっている。超伝導素子のサイズ（数百マイクロメートルからミリメートル）に比べ、シリコンスピン素子はナノメートルスケールと極めて高密度である。半導体方式が配線共有による多ビット制御の実効性を証明したことで、中長期的なスケーラビリティ競争におけるシリコン方式の優位性が実証データをもって補強された。
3. 先端半導体ファウンドリ
TSMCやIntelをはじめとするファウンドリにとって、既存の300mmシリコンウエハ製造ラインや微細露光技術を転用する量子プロセッサ受託製造（ファウンドリビジネス）の現実性が高まった。特殊な新材料や超伝導金属の積層を前提とする他方式と異なり、シリコン量子ドット素子はCMOS製造プロセスとの整合性が極めて高い。配線共有化による端子数削減は、パッケージング工程の歩留まり向上に直結するため、量産化プロセスの設計着手を後押しする。
4. 量子コンピューティング産業の構造的変化
開発の主軸が「物理学的な原理実証」から「半導体サプライチェーンを活用した大量生産・高密度集積工学」へと移行し始めた。プロセッサ単体の微細化だけでなく、4ケルビン層に配置するクライオCMOS（極低温動作集積回路）制御ドライバと、ミリケルビン層の量子ビットアレイを垂直接続する3次元実装技術の重要性が一段と増している。
参考記事: 超伝導量子ビットの基礎と最新動向｜CTO・投資家が知るべき産業インパクトと将来予測
シリコンFTQC開発を検証する技術指標とアーキテクチャの評価基準
シリコン半導体方式による実用的なフォールトトレラント量子計算機（FTQC）の構築に向けて、技術責任者や事業責任者が注視すべき具体的な評価指標は単一の忠実度数値にとどまらない。
今後、商用実装の成否を分ける重要指標（KPI）は以下の3点である。
第一に、「並列2量子ビットゲート忠実度（Parallel 2-Qubit Gate Fidelity）」の維持である。今回の理研の成果は、1量子ビットゲートの並列駆動で約99.9%を達成したものである。しかし、表面符号をはじめとする量子誤り訂正コードの実行には、隣接ビット同士をもつれさせる2量子ビットゲート（CZゲートやCNOTゲート）を同時に複数ペア駆動する必要がある。並列2量子ビットゲートにおいて、クロストークを排しながら誤り訂正閾値である99.5%超を達成できるかどうかが、FTQCプロセッサ設計における次の客観的ゲートウェイとなる。
第二に、「物理配線数あたりの制御可能ビット数（Scaling Ratio）」の推移である。従来のブルートフォースな配線設計では、1量子ビットあたり複数本の高周波線・直流ゲート線が必要であった。単一のマイクロ波電極で何ビットまで共鳴周波数を多重化できるかは、ESRスペクトルの線幅と磁場勾配の設計に制約される。共有線1本あたりで制御可能な量子ビット数が現在の5ビットから数十ビット規模へと拡張できなければ、100万ビット級の集積時に配線問題が再燃する。配線あたりのビット多重度が次期デバイス設計の重要な評価軸となる。
第三に、「クライオCMOSドライバとのヘテロジニアス集積（Heterogeneous Integration）」の進捗である。希釈冷凍機の最低温部（10〜20ミリケルビン）に置かれた数万〜数百万の量子ビットアレイに対し、室温の計測器群から信号を送り続ける構成は排熱能力の観点から物理限界を迎える。日立製作所などの産業パートナーが担当するクライオCMOS制御ICが、量子ドットと同じ基板上、あるいは近傍の低温ステージに実装され、極低消費電力（数ミリワット以下）で並列駆動パルスを生成できるかが、実用化のスケジュールを左右する。
技術責任者は、各プレイヤーが発表する「ビット数」の単調増加にとらわれず、これら3つの定量的指標が同時に満たされているかを評価基準に据える必要がある。
参考記事: 量子コンピュータとは？仕組みからビジネス活用・2030年実用化シナリオまで徹底解説
実用化ロードマップの進展を踏まえた技術選定と検証プロセス
シリコン半導体方式が配線共有と99.9%の並列制御精度を両立させたことで、ハードウェア方式の評価基準は「初期のビット数獲得競争」から「既存製造ラインを用いた量産・集積スケーラビリティ」へと移った。事業責任者および技術責任者が次に進めるべき具体的アクションは以下の通りである。
- 自社の量子アルゴリズム検証環境におけるエラーバジェットの再計算
並列制御時の誤り率が0.1%（忠実度約99.9%）まで低下したことを前提とし、誤り訂正符号を適用した際に必要となる物理量子ビット対論理量子ビットのオーバーヘッド比率を再シミュレーションする。これにより、ターゲットとする暗号解読や材料計算の実行に必要なハードウェア規模の予測値を更新する。
- 半導体プロセスベースのコンソーシアムおよびパートナーシップの見直し
超伝導方式に特化していた開発ロードマップに加え、300mmファブ製造技術を基盤とする国内外のシリコンスピン量子プロジェクト（理研・日立コンソーシアムや欧州QuTech等）との技術連携や共同検証を検討項目に加える。
- 2028〜2030年の中間マイルストーンに対するトラッキング体制の構築
ムーンショット第2期のロードマップで設定されている「2028年度100量子ビット」「2030年度1,000量子ビット」の達成状況、ならびに並列2量子ビットゲートの実装精度を定点観測する。各フェーズでの実証データに基づき、自社の量子コンピューティング導入戦略を継続的に調整していくことが求められる。
出典: 日本経済新聞
出典: 理化学研究所
出典: 日立製作所
出典: 科学技術振興機構（JST）
