アイ・ビー・エム（IBM）は2026年11月11日、520のプログラム可能量子ビットを備え10,000回の演算を担う次世代プロセッサー「IBM Quantum Nighthawk r3」を発表した。新エネルギー・産業技術総合開発機構（NEDO）の量子・スパコンハイブリッド基盤開発に携わる国内技術者にとって、古典HPCと密結合する実装要件の再設計が迫られる。
1秒あたり10万サンプルの高速処理と1,040量子ビットへの拡張ロードマップ
IBMが年次開発者会議「IBM Quantum Developer Conference 2026」で公開した「IBM Quantum Nighthawk r3」は、単一チップの規模拡大と並行して、サンプリング速度の高速化を重視したプロセッサーである。物理量子ビットの総数は2,034基に達し、そのうち520基をプログラム可能な量子ビットとして制御する設計を採用した。
本プロセッサーは正方格子型の接続構造を維持しながら、10,000回の量子演算をサポートする。2027年には、2基のNighthawk r3を連結させた1,040量子ビットシステムの稼働が計画されている。
先行して2026年8月に発表された「IBM Quantum Nighthawk r2」では、高速量子ビットリセット技術の導入により、毎秒最大100,000サンプルの生成を実現した。従来の量子計算では回路の実行間隔が制約となり、統計的精度の確保に必要な数億サンプルを収集する際に膨大な時間を要していた。Nighthawk r2ではこの遅延を抑え、パートナー企業による340億回以上の回路実行において、従来のIBM量子プロセッサー比で最大19倍の性能向上を記録している。
| 世代・モデル名 | プログラム可能量子ビット数 | サンプリング性能 | 接続・モジュール構造 | 主な用途・実証領域 |
|---|---|---|---|---|
| IBM Quantum Heron | 133量子ビット | 基準値 | ヘビーヘキサゴナル格子 | 量子優位性検証回路 |
| Nighthawk r2 | 120量子ビット | 最大100,000サンプル/秒 | 正方格子構造 | 電力網最適化、材料解析 |
| Nighthawk r3 | 520量子ビット | 10,000回演算対応 | 10個のLカプラー搭載 | 2027年に2基連結（1,040量子ビット） |
世界的な量子コンピューティング市場は拡大を続けている。グローバル・マーケット・インサイト（Global Market Insights）の調査によると、同市場規模は2025年の13億ドルから2026年には16億9,000万ドルに達し、2035年には81億8,000万ドル規模へ成長する見込みである。2025年時点の市場シェアではIBMが15%超を占めて首位に立つ。またMITイニシアチブ・オン・ザ・デジタル・エコノミーの報告書によれば、2025年の量子技術分野への年間調達投資額は世界全体で100億ドルを突破した。
米国エネルギー省（DOE）が推進する「Quantum Genesis Mission」をはじめ、欧米では実用規模の科学計算に向けた投資が集中している。単一プロセッサーのビット数競争から、スループットとモジュール連結性を競う局面へと開発の主軸が移行している。
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チップ間結合「Lカプラー」とAMD製アクセラレータによる物理コロケーション
Nighthawk r3が提示したスケーリング手法の核となるのが、チップ間を極低温環境下で接続する「Lカプラー」技術である。IBMは4個のLカプラーを用いてNighthawk r1プロセッサーを接続し、量子状態転送で99.3%の忠実度を達成した。商業利用の指標となる99.9%の達成に向け、配線損失とクロストークの抑制が進められている。
チップの冷却面では、2基の極低温希釈冷凍機モジュールを単一システムとして物理連結することに成功した。5日未満の冷却工程により、動作温度である15ミリケルビン未満への到達を確認している。
[極低温環境: 15ミリケルビン未満]
┌─────────────────────────┐ ┌─────────────────────────┐
│ Nighthawk r3 (520q) │ │ Nighthawk r3 (520q) │
└────────────┬────────────┘ Lカプラー └────────────┬────────────┘
│ (忠実度99.3%) │
│ │
▼ パルスレベル直接制御 ▼
┌─────────────────────────────────────────────────────────────┐
│ HPC基盤「Umbra」（米オークリッジ国立研究所 / ポキプシー施設） │
│ ・AMD Instinct MI355X GPUクラスタ（リアルタイム誤り訂正） │
│ ・第5世代 AMD EPYC CPUクラスタ（前処理・後処理・制御） │
└─────────────────────────────────────────────────────────────┘
ハードウェアのモジュール化と並行し、古典計算機との物理的統合も進展した。IBMは2026年11月、オークリッジ国立研究所（ORNL）およびアドバンスト・マイクロ・デバイセズ（AMD）と共同で、量子誤り訂正に特化したコデザインプラットフォームを立ち上げた。ニューヨーク州ポキプシーの施設において、NighthawkプロセッサーとORNLのHPCシステム「Umbra」を同一施設内に物理配置している。
UmbraにはAMDのAIアクセラレータ「Instinct MI355X GPU」および「第5世代AMD EPYC CPU」が搭載されている。量子ビットから高速に出力されるサンプリング信号をGPUでリアルタイムに復号し、パルス制御へフィードバックする回路構造を採用した。
このアーキテクチャは産業実証において具体的な数値成果を出している。
ドイツのエネルギー大手イーオン（E.ON）は、電力網の最適化を目的とした量子機械学習（QML）において、Nighthawk r2を用いて計算時間を15倍高速化した。この高速化は、従来のIBM Quantum Heronプロセッサーを用いた取り組みとの比較によるものである。
オークリッジ国立研究所との磁性材料シミュレーションでは、Heronプロセッサー比で12倍の実行速度を達成した。得られた磁気構造の解析結果は、実機の中性子散乱実験データと一致している。
フィンランドのアルゴリスミック（Algorithmiq）と実施した不均一量子材料の解析では、回路実行が8倍に高速化された。同等の計算精度を古典計算機のテンソルネットワーク手法で再現する場合、約240倍のメモリ容量が必要になると試算されている。
生体分子のモデリングにおいては、クリーブランド・クリニック（Cleveland Clinic）と理化学研究所が共同でワークフローを検証した。IBM Quantum Platform上の自動処理を活用し、6億800万サンプルの処理を非自動化環境比で33倍高速化している。IBMと理化学研究所が共同開発したサンプルベース量子対角化（SQD）のワークフローでは、処理速度を約5倍に高めつつ、当初の研究と比べて100倍多くの計算を実行した。
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経済産業省・NEDOプロジェクトから見たハイブリッド基盤の技術選定
IBMと理化学研究所の共同成果は、経済産業省が所管する「ポスト5G情報通信システム基盤強化研究開発事業」（JPNP20017）の一環として進められている。NEDOの委託事業「未踏計算領域の開拓のための量子・スーパーコンピュータハイブリッド基盤の研究開発」（プロジェクトリーダー：理化学研究所・佐藤三久部門長）では、スーパーコンピュータ「富岳」等の国内基盤と量子実機の接続検証が行われてきた。
今回のNighthawk r3の構成は、国内事業者の技術選定に対して以下の要件変更を迫る。
1. サンプリング帯域に耐えうるインターコネクトの確保
Nighthawk r2が実証した「毎秒10万サンプル」のデータ出力は、古典側の通信ボトルネックを顕在化させる。クラウドAPI経由のジョブ投入モデルでは通信遅延が支配的となり、高スループットプロセッサーの能力を活かせない。国内の材料・化学メーカーが実用シミュレーションを行う場合、量子プロセッサーと古典クラスタをPCIeや高速ファブリックで直結する環境選定が前提となる。
2. 量子エラー復号を前提としたGPUアクセラレーションの配備
AMD Instinct MI355Xの採用例が示す通り、量子誤り訂正のリアルタイム処理にはGPUクラスタの併設が求められる。シンドローム測定から得られる高頻度なエラー情報を古典プロセッサへ伝送し、ナノ秒単位でパルス変調へ反映させるパイプラインが必要となる。国内のHPCインフラ運用者は、量子制御装置のバックエンドに広帯域メモリを備えたGPUを組み込む物理設計を検討しなければならない。
3. モジュール型スケーリングへの検証プロトコルの移行
単一ダイ上で量子ビット数を増やすアプローチから、Lカプラーによるチップ間結合へと技術トレンドが移行した。1,040量子ビットへの拡張計画に見られる通り、チップ間の状態転送忠実度が全体のアルゴリズム性能を左右する。ユーザー企業は、単一チップ内のゲート忠実度だけでなく、カプラー間通信を含めた実効エラー率をベンチマークとして評価する必要がある。
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量子と古典HPCの統合に向けた技術検証ステップ
Nighthawk r3の登場と1,040量子ビットへの拡張計画は、量子ハードウェアの評価軸が「物理ビットの総数」から「サンプリングスループットと古典HPC連携性」へ移行した実態を示している。技術責任者および研究開発部門は、次の手順でシステムアーキテクチャの更新に着手する必要がある。
- サンプリング律速ワークロードの棚卸しを実施する
分子軌道計算や金融ポートフォリオ最適化など、自社の量子PoC資産を点検する。数百万サンプル以上の試行を必要とするアルゴリズムについて、リセット高速化プロセッサーの適用効果を試算する。
- ハイブリッド実行パイプラインのレイテンシを再測定する
量子実機と自社計算クラスタ間のネットワークオーバーヘッドを計測する。パルスレベル制御や中間測定結果をリアルタイム処理できるAPIへの接続経路を評価する。
- モジュール間結合を見据えた回路マッピングの最適化を進める
2027年の1,000量子ビット連結システムを見越し、チップ間カプラーを跨ぐ量子もつれ生成のオーバーヘッドを考慮した回路分割手法の検証を開始する。
出典: IBM Newsroom
出典: Oak Ridge National Laboratory
出典: AMD Newsroom
出典: Global Market Insights
