スウェーデンのチャルマース工科大学（Chalmers University of Technology）の研究チームは2026年10月26日、寄生容量の干渉を活用してマイクロ波駆動クロストークを排除する新手法を実証した。
欧州「OpenSuperQPlus100」が牽引する量子回路設計の潮流
超伝導量子プロセッサの大規模化において、配線間のマイクロ波クロストークは長年の障壁とされてきた。ターゲット量子ビットを制御するためのXY駆動パルスは、近接する非ターゲット量子ビットに不要な励起やACシュタルク位相シフトを引き起こす。従来はこの干渉を抑えるため、物理的な配線遮蔽の強化や、逆位相パルスを印加するソフトウェア的な能動補正技術が用いられてきた。
今回の研究成果は、欧州連合（EU）の研究・イノベーション助成プログラム「Horizon Europe」が主導する100量子ビット級プロセッサ開発計画「OpenSuperQPlus100」およびヴァレンベリ量子技術センター（WACQT）の支援を受けて報告された。チャルマース工科大学は2024年9月にフリップチップ型プロセッサにおける信号クロストークのモデル化を発表していたが、今回はその知見をさらに前進させた形となる。
寄生容量を排除すべき不純物ではなく、相殺用の信号伝送経路として捉え直すアプローチの比較は以下の通りである。
| 設計パラダイム | 従来の標準設計（ヒューリスティック） | 寄生容量エンジニアリング（チャルマース大学） |
|---|---|---|
| カプラの制御目標 | 有効交換結合ゼロ（Jeff = 0）を維持 | マルチパス破壊干渉点の探索と最適化 |
| 寄生容量の扱い | 排除・最小化すべき寄生ノイズ | 信号相殺に活用する意図的な伝送チャネル |
| クロストーク対策 | 配線遮蔽およびソフトウェア能動補正パルス | オンチップ寄生容量による受動的物理相殺 |
| 集積化への寄与 | パルス生成用制御エレクトロニクスが肥大化 | 配線レイアウトの最適化でハードウェア負荷を低減 |
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マルチパス破壊干渉によるクロストーク相殺と300MHz乖離の工学的メカニズム
従来の回路設計理論では、隣接する量子ビット間の交換相互作用をゼロにする「有効交換結合ゼロ（Jeff = 0）」の状態を維持すれば、駆動線のマイクロ波クロストークも自動的に最小化されると考えられていた。チャルマース工科大学のAnuj Aggarwalらの研究チームは、この前提が成立しないことを実験的に証明した。
実証に使用されたテストチップは、4.752 GHzで動作するQ1、4.658 GHzで動作するQ2という2つの固定周波数浮遊トランズモン（floating transmon）で構成されている。これらは接地されたフラックスチューナブルトランズモンカプラを介して接続され、容量結合C1c、C2c、および直接容量結合C12を持つ回路である。
実験の結果、クロストークの指標となるクロスラビ振動の最小値は、Jeff = 0となるカプラ周波数（3.665 GHz）と一致しなかった。両者の間には約300 MHzの乖離が存在していた。
この現象は、駆動線から量子ビットへ直接入る経路と、チューナブルカプラを経由して回り込む寄生容量経路との間で発生する「マルチパス破壊干渉」によって説明される。マイクロ波パルスが2つの異なる経路を通過する際、位相が反転して互いに打ち消し合う条件が、Jeff = 0の静的な動作点とは異なる周波数で成立していた。
実用化における技術的課題は、製造ばらつきが生じる環境下でこの破壊干渉条件を意図した周波数帯に整合させる設計精度の確立である。寄生容量の値をチップ製造プロセス内で数アトファラド単位で厳密に制御できなければ、相殺ポイントが駆動周波数から外れてしまう。
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国産超伝導量子プロセッサとEDAツール開発へ波及する構造的影響
本成果が日本の量子ハードウェア開発に与える影響は、レイアウト設計手法の刷新にとどまらない。多ビット化に伴い制御用同軸配線が過密化する中、能動的なキャンセレーションパルスの演算負荷は制御装置側の大きな制約となっていた。
ハードウェア構造そのものでクロストークを低減できれば、室温側のマイクロ波任意波形発生器（AWG）やFPGAによる補正計算の負荷を軽減できる。これにより制御システムの消費電力抑制と配線実装密度の向上が同時に図られる。
一方で、設計現場には高精度なシミュレーション環境の導入という新たな要件が発生する。これまでは準静的な容量抽出で十分とされていた回路シミュレーションに対し、マイクロ波帯の高周波電磁界解析と非線形な量子ダイナミクスを連成解析するEDA（Electronic Design Automation）環境が不可欠となる。
日本の強みである半導体パッケージング技術や多層高周波基板の実装技術を量子プロセッサに応用する際、配線間容量を極小化するこれまでの指針から、容量を最適配分するエンジニアリングへと設計思想を転換する必要がある。
量子ハードウェアエンジニアと開発統括が講じるべき設計指針の転換
集積密度の向上を目指すハードウェア開発チームは、カプラ動作点とクロストーク抑制条件を分離して再評価するプロセスが求められる。
1. カプラバイアス設計の再校正
Jeff = 0を基準としていた従来のチューナブルカプラの待機点設定を見直し、駆動線からの寄生結合による破壊干渉条件を考慮した最適なバイアス磁束ポイントを再同定する。
2. 高周波電磁界解析と量子Hamiltonianの統合検証
回路幾何形状から3次元電磁界シミュレータを用いて容量行列を高精度抽出し、駆動線とカプラ間の寄生結合がもたらすマルチパス干渉の周波数依存性をチップ試作前に特定する。
3. 能動補正パルスとハードウェア相殺のハイブリッド化
オンチップの寄生容量設計によってベースラインのクロストークを物理的に相殺し、製造ばらつきに起因する残留エラーのみをソフトウェアパルスで補正する階層的制御パイプラインを構築する。
出典: Quantum Computing Report
出典: arXiv
出典: Quantum Business Magazine
