欧州HPCプロセッサ開発企業のSiPearl（シーパール）と仏量子スタートアップのQuobly（クオブリー）は、2026年10月9日、ArmベースCPUとシリコンスピン量子プロセッサ（QPU）の統合検討に関する非独占的な基本合意書（MoU）を締結しました。文部科学省が進める次世代計算基盤「富岳NEXT」の仕様策定において、汎用CPUと量子アクセラレータの結合強度が問われる日本の計算機アーキテクトにとっても、直接参照すべき先行事例となります。
欧州半導体法とEuroHPCが牽引するCPU・QPU密結合の共同開発
欧州委員会（European Commission）が主導する技術主権確保の動きが、古典HPC（ハイパフォーマンス・コンピューティング）と量子ハードウェアの境界領域で加速しています。今回の提携は、欧州独自設計のエクサスケール向けCPUと、既存CMOS製造ラインを活用するシリコン量子チップをシステムレベルで結びつける取り組みです。
SiPearlは、欧州プロセッサ・イニシアチブ（EPI）の産業化を担う企業です。同社が開発した「Rhea1」プロセッサは、80基のArm Neoverse V1コアを搭載し、610億個のトランジスタで構成されています。2026年8月に12週間にわたる機能立ち上げ（functional bring-up）を完了し、欧州のエクサスケール級スーパーコンピュータへの実装段階に入っています。
一方のQuoblyは、フランス原子力・代替エネルギー庁電子情報技術研究所（CEA-Leti）およびフランス国立科学研究センター（CNRS）から2022年にスピンアウトした企業です。2026年6月にBpifranceやSTMicroelectronicsなどからシリーズAで1億1,500万ユーロ（約1億3,400万ドル）を調達しました。同社はSTMicroelectronicsの300mm FD-SOI（完全空乏型シリコン・オン・インシュレーター）商用製造ラインを用いてシリコンスピン量子ビットを製造しており、2026年9月には同ライン製造チップでの読み出しと1量子ビットおよび2量子ビットゲート動作の実証を発表しています。
両社が参画する欧州の主な政策枠組みおよびハードウェア開発状況は以下の通りです。
| 主体／プロジェクト | 担当領域・製品仕様 | 推進枠組み・製造基盤 | 開発フェーズ（2026年時点） |
|---|---|---|---|
| SiPearl | サーバーCPU「Rhea1」（Arm Neoverse V1、80コア） | EPI構想、Seineリファレンスサーバー基盤 | 機能立ち上げ完了、実機検証フェーズ |
| Quobly | シリコンスピンQPU「Alloy」製品群 | STMicroelectronics 300mm FD-SOI製造ライン | 2量子ビットゲート実証、2026年末クラウド提供予定 |
| EuroHPC JU | 量子研究開発公募（予算1億1,900万ユーロ） | Horizon Europe（2026年8月〜11月公募） | パイロットラインとHPC統合インフラの公募選定中 |
| Chips JU | 量子チップ・パイロットライン整備 | 欧州半導体法（European Chips Act） | 産業実証ラインへの設備投資推進中 |
欧州HPC共同事業体（EuroHPC JU）は2026年8月13日、Horizon Europeの下で総額1億1,900万ユーロ規模の量子研究開発公募を開始しました。両社はこの公募やChips Joint Undertaking（Chips JU）の量子イニシアチブへの共同提案を視野に入れ、SiPearlのSeineリファレンスサーバーとQuoblyの量子プロセッサを直結するインターフェースの検討に着手しています。
参考記事: ノボノルディスク財団が5300㎡量子チップ工場｜ファブレス転換の勝機
FD-SOIプロセスとArmバスを直結する技術的前提条件
量子コンピュータの実用化において、これまではネットワーク経由で古典サーバーからQPUを呼び出す「疎結合（ルーズカップリング）」が一般的でした。しかし、この方式ではネットワーク遅延とPCIe帯域の制限がボトルネックとなり、量子誤り訂正（QEC）におけるリアルタイムフィードバックループを維持できません。
SiPearlとQuoblyが目指すアプローチは、CPUとQPUの「密結合（タイトカップリング）」です。具体的には、インターコネクト層でのコヒーレント通信や、極低温領域と室温領域を結ぶインターフェースの共同設計が主眼となります。
なぜシリコンスピン方式なのか（Why Now）
超伝導方式やイオントラップ方式と異なり、Quoblyが採用するシリコンスピン方式は量子ビットの物理サイズが極めて小さい特徴を持ちます。1量子ビットあたりの専有面積はおよそ100ナノメートル四方であり、超伝導方式の数千分の一にとどまります。この微細性は、既存の半導体クリーンルーム設備を転用して数百万量子ビットを集積するための物理的前提条件です。
QuoblyはSTMicroelectronicsのグルノーブル工場における300mmウェハーラインを利用し、既存のFD-SOIトランジスタ構造をそのまま量子ドットとして流用しています。これにより、製造ばらつきを標準的な半導体プロセス技術の制御下に収めることが可能になります。
制御遅延の限界を突破するアーキテクチャ要件
量子誤り訂正コード（表面符号など）を実行する場合、シンドローム測定から誤り訂正演算、そして補正パルスの印加までをコヒーレンス時間（シリコンスピンでは数十マイクロ秒から数ミリ秒程度）より十分に短い時間枠で完了する必要があります。
[ Classical HPC Node (SiPearl Rhea1: 80 Cores) ]
│
(Low-Latency Interconnect / CXL)
│
[ Room Temperature Control Layer (FPGA/ASIC) ]
│
(Cryogenic Interface / Cryo-CMOS)
│ (1 K to 10 mK)
[ Quobly Silicon Spin QPU (300mm FD-SOI Node) ]
従来の構成では、古典プロセッサと外部制御装置間の通信遅延だけで数マイクロ秒を消費していました。SiPearlのRhea1プロセッサが提供する高帯域・低遅延メモリバスおよびコヒーレントリンクをQPU制御回路と直接インターフェースさせることで、制御ループ全体のレイテンシを数十ナノ秒単位まで圧縮する検討が進められています。
実用化に向けた物理的課題と未達要件
ただし、この密結合アーキテクチャの実現には未解決のハードルが存在します。
第1に、熱設計の境界問題です。Rhea1のような高性能CPUは室温（約300K）で動作し、数百ワットの熱を消費します。対してシリコンスピン量子ビットは希釈冷凍機内のミリケルビン（mK）から1ケルビン前後の極低温環境で動作します。両者を物理的に近接配置するには、配線経由の熱流入を抑えつつ高速信号を伝送する極低温インターフェース（Cryo-CMOS制御チップなど）の実装が不可欠です。
第2に、ソフトウェアおよび命令セット（ISA）の統合度です。Armアーキテクチャの標準パイプラインに対し、量子制御命令をコプロセッサ拡張として組み込むか、メモリマップドI/O経由でアクセスするかによって、コンパイラ基盤およびドライバスタックの設計が大きく異なります。今回のMoUはこれらの仕様策定に向けたフィジビリティスタディ（成立性評価）の段階にあります。
参考記事: シリコンスピン量子プロセッサの実用化はいつ？HRLが自律型QPUで配線限界を突破した技術的根拠
日本のHPC・半導体エコシステムへの波及効果
欧州におけるCPUとQPUの垂直統合の動きは、日本国内の計算機アーキテクチャ戦略に対して具体的な論点を投げかけています。
富岳NEXT仕様策定における量子アクセラレータ統合
理化学研究所および文部科学省が進めるスーパーコンピュータ「富岳」の後継機開発（富岳NEXT）では、GPUを中心としたAIアクセラレータの統合とともに、将来的な量子計算ノードの接続形態が議論されています。
これまで国内の量子ハイブリッド計算実証は、理化学研究所の量子コンピュータ（超伝導方式）と富岳を学術情報ネットワーク（SINET）経由で接続する実験が中心でした。しかし、欧州がRhea1とAlloyの統合で検証しようとしているのは、同一データセンター内のラック間、さらには同一ボードレベルでの結合です。国内のシステムインテグレーターやCPU開発チームにおいても、PCIeやCXL（Compute Express Link）を用いたQPU専用アクセラレータバスの標準化検討を急ぐ必要があります。
国内半導体サプライチェーンとの整合性
Quoblyのアプローチは、日本の半導体製造基盤にとっても示唆的です。同社は自前のファブを持たず、STMicroelectronicsの商用300mmライン、およびフランスのAir LiquideやSoitecから高純度シリコン同位体（28Si）基板を調達して製造しています。
日本国内には、産業技術総合研究所（産総研）や物質・材料研究機構（NIMS）、日立製作所が蓄積してきたシリコン量子ビットの先端研究が存在します。また、Rapidus（ラピダス）が北海道千歳市で建設を進める2nm世代のファウンドリラインや、既存の300mmシリコンウェハー製造サプライチェーン（信越化学工業やSUMCOなど）は、高集積シリコンQPUの生産基盤として転用可能なポテンシャルを持っています。
研究室レベルの単一量子ビット素子から、商用CMOSラインを用いたウェハーレベルの素子試作へと移行できなければ、欧州勢が進める「量産技術とHPCプロセッサの同時すり合わせ」に追従することは困難になります。
参考記事: シリコン量子コンピューターの実用化はいつ？日立・インテルのロードマップと技術的課題
企業が講じるべき次世代アーキテクチャ対応策
欧州におけるHPCと量子プロセッサの統合検証は、計算インフラがスタンドアロン型の検証機からアクセラレータ型へと不可逆的に進展している事実を示しています。ハードウェア開発および計算インフラ調達を担う技術責任者は、次の3つの軸で準備を進める必要があります。
- ヘテロジニアス・インターコネクトの仕様追従
CXL 3.x以降のメモリ共有機能やアクセラレータ間コヒーレント通信プロトコルが、将来のQPUコントローラとどう結びつくかを技術選定基準に組み込みます。従来のネットワークAPI前提のハイブリッドシステムから、低レイテンシドライバ直結型のシステム構成への変更をシミュレーションしておくことが求められます。
- 国内シリコンエコシステムとの製造アライアンス構築
シリコンスピン方式の研究開発に携わる機関・企業は、試作チップの製造を自社研究施設内にとどめず、標準CMOSファウンドリや先端パッケージング受託企業との協業へ移行する必要があります。300mmウェハー環境での制御素子一体化を進めなければ、欧州や米国の集積規模に対抗できません。
- ハイブリッド計算向けコンパイラスタックの早期検証
古典コードと量子回路コードを単一の実行バイナリとして最適化するコンパイラ基盤（QIRやOpenQASM 3.0準拠ツール）の実装を進める必要があります。CPUとQPUのハードウェア結合が進んだ際、ソフトウェア側でオーバーヘッドを生じさせないスケジューラ設計が重要になります。
SiPearlとQuoblyによる取り組みは、地域的なハードウェア主権の確保という政策的要請から出発しつつも、実用的な量子誤り訂正を見据えた技術的必然性に基づいています。独立した専用機としての量子コンピュータから、HPCノードに組み込まれる高集積アクセラレータへのパラダイムシフトを見据えたシステム評価が、今まさに求められています。
出典: 財経新聞
出典: Quantum Computing Report
出典: Tech Times
出典: Quobly
出典: FAMES Pilot Line
出典: VIPress.net
