米エヌビディア（NVIDIA）は2026年9月14日、誤り耐性量子計算（FTQC）の設計基盤「CUDA-Q Logical」をオープンソースとして公開しました。
米国を中心に進む誤り耐性量子計算の共通基盤化
2026年9月14日、カナダのトロントで開催された国際会議「IEEE Quantum Week 2026」において、エヌビディアは「CUDA-Q Logical」を発表しました。あわせてサンディア国立研究所（Sandia National Laboratories）や米クアンティニュアム（Quantinuum）らと共同開発した量子性能指標「QUOPS」のリファレンス実装を統合しています。
背景には、ハードウェア単体の物理量子ビット数のみを競う初期フェーズの終息があります。現在の量子コンピューティング業界では、物理量子ビットを束ねて論理量子ビットを構成し、計算途中の誤りを訂正しながらアルゴリズムを走らせるFTQCの実装競争へ軸足が移っています。
米国では、2022年8月に成立したCHIPSおよび科学法（CHIPS and Science Act）による支援を受けたハードウェア開発が進んでいます。豪ディラック（Diraq）社は2026年5月、米商務省との間で同法に基づく最大3,800万ドルの資金提供に関する意向書（LOI）を締結しました。同社は量子低密度パリティ検査（qLDPC）符号を扱う米アイスバーグ・クアンタム（Iceberg Quantum）と連携し、シリコンスピン方式での誤り耐性アーキテクチャの具体化を進めています。
さらに米インフレクション（Infleqtion）は、CUDA-Q LogicalとオープンソースのqLDPCライブラリを組み合わせた検証結果を発表しました。同社の中性原子プロセッサ設計において、98個の物理データ量子ビットから18個の論理量子ビットを構成するハイパーグラフ積（HGPS）符号を適用し、従来の表面符号と比較して約5倍となる符号化率（物理対論理比率 約5.4:1）を達成しています。
物理プロセッサと古典計算機を結ぶハードウェア接続仕様「NVQLink」には、すでに17社の量子プロセッサ開発企業、5社の制御機器メーカー、およびフェルミ国立加速器研究所（Fermilab）やサンディア国立研究所を含む9箇所の米国立研究所が参画しています。
| 開発主体・組織名 | 方式・領域 | CUDA-Q Logical関連の成果・役割 |
|---|---|---|
| NVIDIA | ソフトウェア・GPU | P0〜P4の階層構造を持つコンパイラ基盤のオープンソース提供 |
| Sandia / Quantinuum | 評価指標・イオントラップ | 処理速度と実効規模を測る新指標「QUOPS」の提案と実機計測 |
| Fermilab（SQMSセンター） | 超伝導・加速器研究 | 誤り訂正方式の探索・設計ワークフローを約5か月から3週間へ短縮 |
| Diraq / Iceberg Quantum | シリコンスピン・qLDPC | 1,000論理量子ビットに対する所要物理資源（約15万個）を5%以内で再現 |
| Infleqtion | 中性原子方式 | 98物理量子ビットから18論理量子ビットを生成するHGPS符号の検証 |
参考記事: 【2027年FTQC実用化】Infleqtion『Sqale』とNVIDIA NVQLinkがもたらす量子・GPU密結合の全貌
P0〜P4の抽象化と資源見積もりがもたらすブレークスルー
CUDA-Q Logicalが解決を目指す技術的課題は、論理回路設計から物理制御盤までの間に存在する「前提条件のブラックボックス化」です。
5段階の抽象化モデル（P0〜P4）
誤り耐性計算では、アルゴリズムの論理ゲートを物理的なパルス信号列へ直接落とし込むことはできません。補助状態（マジックステート）の蒸留、量子ビットの物理移動（シャトリング）、シンドローム測定、古典コンピュータによるエラー推定（復号）といった多層的な処理が介在するためです。
CUDA-Q Logicalは、設計プロセスを以下の5段階（P0〜P4）に厳密に分離しました。
- P0（論理プログラム）: 物理ハードウェアや誤り訂正符号に依存しない純粋な論理アルゴリズムの記述。
- P1（論理配置・資源配分）: 符号の選定を行わず、論理量子ビット間の相互作用グラフや必要なリソース量を抽象的に整理。
- P2（誤り訂正符号の束縛）: 表面符号やqLDPC符号などの量子誤り訂正（QEC）方式と演算手順を選定し、シンドローム検出器を配置。
- P3（物理マッピング・スケジューリング）: 特定ハードウェアの物理配置、雑音モデル、ゲート時間を設定し、物理イベントの実行順序を生成。
- P4（リアルタイム制御計画）: 測定結果の転送、復号処理の期限（デッドライン）、量子プロセッサへのフィードバック経路を確定。
この構造により、開発者は同じP0プログラムを保持したまま、P2で選ぶ誤り訂正符号や、P3で指定するハードウェアの制約条件を切り替えて比較検証できるようになりました。
4階層の資源見積もり機能
抽象化モデルに対応して、資源見積もりも4つの階層で出力されます。出力される数値の詳細度が上がるほど、要求されるハードウェア仮定も増加します。
| 見積もり階層 | 入力段階と前提条件 | 主な出力データ |
|---|---|---|
| LOGICAL | P0段階。ハードウェア・符号未選択 | 論理量子ビット数、論理ゲート数、Tゲート合成規模 |
| STATIC | P2段階。符号・演算手順を選択 | 符号化後の総演算数、物理測定回数、静的リソース数 |
| ANALYTICAL | P2段階に物理エラー率・時間モデルを付加 | 論理エラー率、処理時間予測、物理量子ビット総数 |
| SCHEDULE | P3段階。物理イベントと時間軸を具体化 | 総実行時間（ウォールクロック時間）、各コンポーネントの占有率 |
フェルミ国立加速器研究所（Fermilab）にあるSQMSセンターでは、従来であれば専用のシミュレーション基盤構築に約5か月を要していた誤り訂正方式の探索作業が、CUDA-Q Logicalによって3週間で完了しました。期間比較で約7倍の高速化を達成したことになります。ただし、短縮されたのはアルゴリズムの探索期間であり、量子プロセッサ上での計算実行時間ではありません。
また、DiraqとIceberg Quantumによるシリコンスピン検証では、量子化学アルゴリズム「Pinnacle」を実行するモデルを構築しました。1,000論理量子ビットの動作に約15万個の物理量子ビットを要するという設計値を、CUDA-Q Logical上で誤差5%以内の精度で再現しています。
参考記事: 量子誤り訂正の基礎からFTQC実現へのロードマップ｜最新の実証データと開発戦略まで徹底解説
性能指標QUOPSが浮き彫りにした実用化への課題
ハードウェアの真の実行能力を評価するため、エヌビディアやサンディア国立研究所らは新指標「QUOPS」（arXiv:2609.12146）を策定しました。
回路幅・深さと毎秒処理量の分離測定
従来の量子ボリューム（QV）などの指標は、一度でも所定の成功率を満たせばスコアとして認定される仕組みでした。しかし実用計算では、単位時間あたりにどれだけの処理を完了できるかというスループットが決定的な要因となります。
QUOPSは、任意角パウリ回転とCNOTゲートで構成される回路を用い、平均プロセス偏極が約61%以上（信頼水準95%）を維持できる最大回路規模を「QUOPSスコア」として算出します。同時に、誤り訂正やサンプリングにかかった時間を含めた「毎秒処理量」を独立した軸として計測します。
| ハードウェア名称 | 物理方式 | QUOPSスコア | 毎秒処理量 | 回路幅（量子ビット） |
|---|---|---|---|---|
| Google Willow | 超伝導 | 216 | 2.0×10^7 | 6 |
| IBM ibm_boston | 超伝導 | 204 | 3.1×10^5 | 6 |
| Quantinuum H2-1 | イオントラップ | 1,320 | 353 | 12 |
| Quantinuum Helios-1 | イオントラップ | 1,504 | 303 | 16 |
| Helios-1（Steane符号論理実装） | イオントラップ（論理） | 40 | 4.9 | 4 |
実測データは、物理方式ごとの明確なトレードオフを示しています。イオントラップ方式のQuantinuum機は高い忠実度によって1,500を超える高いQUOPSスコアを記録した一方、ゲート操作やイオン移動の遅延により毎秒処理量は数百件にとどまります。対照的に、超伝導方式のGoogle Willowはスコアこそ216ですが、毎秒2,000万件という高いスループットを示しました。
実用計算に求められる「5桁」のギャップ
QUOPS論文における試算では、現代の暗号解読に関わるRSA-2048の素因数分解や、ハーバー・ボッシュ法を代替する触媒開発に向けたFeMoco（窒素固定酵素活性中心）のエネルギー計算を実行する場合、現行の最先端マシンと比較して約5桁（約10万倍）の能力向上が必要であると結論付けられました。
誤り緩和手法を用いて見かけの偏極度を補正した場合、スコアを3〜11倍に引き上げることは可能です。しかし、選別のために膨大なサンプルを廃棄することになるため、毎秒処理量は3〜4桁低下します。実用的なFTQCへ到達するためには、サンプリング数に依存しないリアルタイムの物理誤り訂正が不可欠であることが示されています。
参考記事: 量子コンピューティングの実用化はいつ？Qデーが数年以内に迫るロードマップと技術責任者が取るべき2つの対策
リアルタイム復号ループが変えるシステム境界
誤り訂正の実装において最大のボトルネックとなっているのが、物理量子ビットから得られた測定結果を古典計算機へ転送し、誤りを特定して補正パルスを返す「復号ループ」の遅延です。超伝導量子ビットの場合、コヒーレンス時間が尽きる前のマイクロ秒単位でこの処理を完了させなければなりません。
エヌビディアは、P4の制御計画を具現化する実行経路として「cudaq-realtime」を配備しました。量子制御システムとホスト側のGPU間で共有リングバッファーを介した遠隔手続き呼び出し（RPC）を行い、超低遅延で復号処理を実行します。
これにより、量子コンピュータのアーキテクチャは「量子プロセッサ単独の性能」から「量子チップと古典GPU群が極超低遅延ネットワークで直結した複合計算機」へと移行しました。エヌビディアは量子チップそのものを製造していませんが、復号処理とコンパイル基盤を握ることで、システム全体の要を押さえる立ち位置を確立しつつあります。
国内の量子開発体制と産業界が直面する課題
CUDA-Q Logicalの登場は、量子ハードウェア開発およびアプリケーション開発を進める日本のプレイヤーに対して、評価体系と開発環境の見直しを迫っています。
物理開発における古典制御インターフェースの不足
理化学研究所をはじめとする国内研究機関や、富士通などの国内ベンダーは超伝導方式や中性原子方式の国産量子コンピュータ開発を進めています。しかし、多くのプロジェクトでは物理素子の忠実度向上や多ビット集積化が主目的となっており、マイクロ秒単位でエラーを打ち消す古典GPU直結のリアルタイム復号基盤の整備は後手に回っています。
CUDA-Q Logicalが提示するP4レベルの実行制御を組み込めなければ、ハードウェアが完成してもFTQCシステムとして動作させることができません。国内の制御装置メーカーやFPGA開発部隊は、NVQLinkやcudaq-realtimeのような高速インターフェース規格への適合を急ぐ必要があります。
アプリケーション開発における過大見積もりの是正
これまで国内の製薬・化学・金融機関などで進められてきた量子アルゴリズム検証の多くは、NISQ（ノイズあり中規模量子）環境を前提とするか、あるいは誤り耐性を完全に理想化した理論モデルに依存していました。
CUDA-Q LogicalのLOGICALおよびSTATIC見積もりを活用すれば、自社の対象ワークロードが実機で動作するために「何個の物理量子ビットと何時間の実行ステップを要するか」を、仮定を明確にした状態で算出できます。現行機と実用規模の間に横たわる「5桁のギャップ」を客観的に把握することは、研究開発投資の優先順位を判断する上で不可欠なプロセスです。
技術選定と投資判断に向けた推奨アクション
FTQCへの移行を見据える技術責任者および投資家は、以下の具体的な手順で自社戦略を再定義する必要があります。
- 自社ワークロードの資源見積もりをCUDA-Q Logical上で再試行する
現状のアルゴリズム資産をP0形式で記述し、LOGICALからSCHEDULEまでの4段階で見積もりを出力します。従来の机上計算に含まれていた「測定時間」や「復号遅延」のパラメータを明示的に組み込み、実用化までに必要な物理マシンの要求仕様を再確認してください。
- QUOPS指標に基づくハードウェア選定基準の導入
外部の量子クラウドサービスを選定する際、物理量子ビット数や量子ボリュームの数値だけで比較することを避けてください。実行対象の回路幅と深さに対して、偏極度が担保された成功率と毎秒処理量が要件を満たしているかをQUOPSに準拠したデータで評価します。
- 古典・量子ハイブリッド制御基盤への接続性検証
自社で量子ハードウェアや制御機器を開発している場合、P4制御レイヤーとの接続性を検証します。cudaq-realtimeやNVQLinkに準拠したAPIへの対応可否を確認し、GPUクラスタを用いたリアルタイム復号処理を組み込める制御インターフェースの設計に着手してください。
出典: XenoSpectrum
出典: NVIDIA Newsroom
出典: arXiv (arXiv:2609.12146)
出典: arXiv (arXiv:2609.13388)
出典: Diraq
出典: StorageReview
